一种用单端口SRAM构成的FIFO的ASIC设计

提出了一种基于单端口SRAM的FIFO电路.此模块电路应用于视频图像处理芯片中,完成同步经过处理后产生相位差的亮度Y信号和色度U,V信号的功能.电路的逻辑控制部分用Verilog硬件描述语言作RTL描述设计,存储器电路用Memory Compiler编译生成的SRAM.利用NC-Sim作了仿真测试,实现了视频信号同步功能,在不增大存储器总容量的情况下完成了和用双端口SRAM构成的FIFO电路相同的功能.应用本电路的芯片已顺利完成了流片.     

平台式FPGA中可重构存储器模块的设计

可重构静态存储器(SRAM)模块是场可编程门阵列(FPGA)的重要组成部分,它必须尽量满足用户不同的需要,所以要有良好的可重构性能.本文设计了一款深亚微米工艺下的16-kb的高速,低功耗双端口可重构SRAM.它可以重构成16Kx1,8Kx2,4Kx4,2Kx8,1Kx16和512x32六种不同的工作模式.基于不同的配置选择,此SRAM可以配置为双端口SRAM,单端口SRAM,ROM,FIFO,大的查找表或移位寄存器,本文完整介绍了该SRAM的设计方法,重点介绍了一种新颖的存储单元电路结构:三端口存储单元,以及用于实现可重构功能的电路的设计方法.     

增强型并行端口EPP与FIFO存储器IDT7201的接口电路及编程

针对并行端口设备开发的趋势及特点,提出了增强型并行端OEPP扩展的方案。在介绍了先进先出（FIFO）存储器IDT7201的基本原理之后,设计TIDT7201与EPP的接口电路,详细阐述了Windows3．x／95／98环境下通过EPP对FIFO存储器的编程步骤和方法。采用本文的设计解决了系统和并行喘口设备间进行数据传输时相互协调及同步的难题,实现了并行端口的高速双向数据传输。     

用双FIFO实现数据的高速并行读写

用两个FIFO(先进先出双端口存储器)组成乒乓缓冲队列作数据流管道,以实现数据的高速并行读写。数据的传输均采用DMA控制,接口为中小规模组合电路。在关系数据库机的研究中成功地应用了这种管道技术。     

高级在轨系统(AOS)帧同步信号发送器的设计与实现

描述了一种基于PCI总线的高级在轨系统（AOS）帧同步发送器的设计与实现，用PCI目标设备接口芯片AMCCS5920实现PCI总线接口控制．同时应用了IDT先入先出（FIFO）存储器。实现了S5920和FIFO的对接。完成信号的高速传输。     

256×9位FIFO存储器的设计与研制

设计了256×9位FIFO存贮器，该电路数据的输入、输出端口，读、写控制端口是分开的，其存储单元采用双通道RAM结构，具有同步／异步数据传输功能，在读写过程中能自动给出存储体内数据的空满标志，并同时控制数据的读写操作，用读控制信号作为三态输出的使能端。设计中利用CAD工具分别进行了逻辑、电路仿真和版图验证，设计的读写速度为10MHz，采用标准3μm硅栅CMOS工艺实现。     

针对嵌入式Cache的内建自测试算法

通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器(SRAM)和内容可寻址存储器(CAM)的功能故障模型,提出了有效地针对嵌入式应用的DS-MarchC E和DC—March CE测试算法,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题．利用March CE算法并结合Cache系统的电路结构特点,设计并实现了一套集中管理的内建自测试测试方案．此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器,并且能够测试地址变换表(TLB)的特殊结构,测试部分面积不到整个Cache系统的2％．     

基于三值文字运算的碳纳米场效应晶体管SRAM设计

通过对文字运算电路和三值存储器原理的分析,结合碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)的特性,提出一种基于三值文字电路的碳纳米场效应晶体管SRAM设计方案。该方案首先利用三值文字运算真值表和开关信号理论设计文字运算电路;然后采用文字0、文字1和文字2非运算电路实现三值SRAM的功能,利用传输门控制反馈回路降低三值写操作的动态功耗;最后实验验证,所设计的电路逻辑功能正确且与传统交叉耦合SRAM相比写速度提高49.2%。     

一种基于FIFO的多用途接口设计

介绍了Cypress公司的一种高速双向同步FIFO芯片,提出了一种应用FIFO实现通用信号处理模块之间的通讯电路的设计方法,并给出了详细的电路设计图及其工作原理。在文章最后还介绍了一种FIFO与ADC连接完成数据采集功能的设计方法。这些方法已经应用于实际的工程设计中,取得了较好的效果。     

线阵CCD信号采集与处理系统研究

介绍了一种线阵CCD信号采集和处理系统。利用仪表放大器对CCD输出信号进行滤波和放大,然后进行A/D变换。使用了双端口存储器,一组端口用于存储A/D转换结果,另一组实现单片机的访问。采用高速单片机提高数据处理速度,并完成较为复杂的算法以提高计算精度。CPLD用于驱动CCD和协调电路各部分的工作。实验表明该系统能从精度和速度两方面满足应用要求。     

面向压缩的高分辨率视频采集预处理

随着人们对视频分辨率的要求越来越高，需要采集、压缩的数据量也越来越大，因而需要在视频数据采集时作一定预处理，减轻数字信号处理器DSP的负担，以便实时地压缩视频数据．而如何转换视频数据格式、提高DSP读取数据的速度、减少DSP与存储器的交换次数，成为视频数据采集预处理部分要解决的关键问题．提出了三种以高性能、高集成度现场可编程器件(FPGA)为核心控制部件，并配以同步或异步存储芯片来完成视频数据采集预处理的方案，它们都不同程度地提高了压缩系统的性能，其中处理高分辨率图像压缩时，FPGA FIF0 SRAM采集方案效果最佳．     

高清视频编码存储接口的设计与实现

视频编码存储器接口是H.264高清视频编码系统的关键模块,用于快速高效地存储和读取编码过程中产生的大量中间数据（其中主要包括运动估计、宏块信息、去块滤波和码流数据等）。目前普遍采用的片外SRAM或SDRAM进行数据缓存的方案工作频率低,大数据量和编码实时性需求难以满足,这使得高清存储接口的性能成为系统设计的瓶颈。文中提出了基于DDR2控制器的存储接口方案设计和电路实现,还系统地描述了存储器接口的时序。通过后仿真验证和流片测试,证明文中提出的设计方案,划分存储器接口的子模块结构合理;实现的电路能有效地完成高清视频实时编码。     

存储器在数字通信中的应用及发展趋势

论述了FIFO存储器在光电数／模转换装置中的应用,以及存储器发展趋势。存储器是用来存储程序和数据的部件,对于计算机来说,有了存储器,才有记忆功能,才能保证正常工作。双端口FIFO存储器,可以让两个系统的CPU同时访问,一个写,一个读,访问数据顺序是先进先出。使双机系统同时工作,提高了系统计算速度。存储器是CPU与CPU、CPU与其他设备沟通的桥梁。     

FPGA中QDRII+SRAM FIFO接口设计

为了实现模块化设计,缩短FPGA的开发周期,提出了基于Xilinx Virtex-7 FPGA的QDRⅡ+ SRAMFIFO接口设计方案.借鉴标准FIFO的设计思想,结合QDRⅡ+SRAM控制器的特点,设计基于QDRⅡ+ SRAM控制器的FIFO接口.通过原型机测试,验证了该接口不仅具有标准FIFO的功能,而且具有存储空间大等优势.     

A real-time vision system using an integrated memory array processor prototype

This paper describes a real-time vision system (RVS) architecture and performance and its use of an integrated memory array processor (IMAP) prototype. This prototype integrates eight 8-bit processors and a 144-kbit SRAM on a single chip. The RVS was developed with 64 IMAP prototypes connected in series in a 512 processor-system configuration. A host workstation can access the memory on the IMAP prototypes directly through a random access port. Images are inputted and outputted at high speed through serial access ports. The RVS performance is shown in real-time road-image processing and in a neural network simulation, as well as in low-level image processing algorithms, such as filtering, histograms, discrete cosine transform (DCT), and rotation. The RVS image processing is shown to be much faster than the video rate.     

4路视频合成系统的FPGA设计

给出一种4路视频合成系统的FPGA设计,介绍了FPGA与AD芯片TVP5154的I2C通信配置、有效视频数据的抽取方法、SRAM乒乓操作以及FPGA对于视频的拼接处理方法。     

基于DSP的图像采集及处理系统的设计与实现

介绍了一种利用CCD摄像头、SAA7111视频解码芯片、高速可读写存储器SRAM,基于DSP与CPLD的图像采集与处理系统。系统完成了图像的快速采集、存储及数据处理。文章详细论述了系统的总体结构、部分硬件设计,简要叙述了相应图像算法的实现方法。给出了系统实例和实验结果。     

瞬态信号记忆再发节点的设计

针对采集到的瞬态信号难以做短时间的分析与处理,设计了一种专门针对瞬态信号的记忆重发电路,使得信号得到暂且存储,然后经过有线或者无线模块把存储的数据发送到主控站对信号分析处理。该电路采用FPGA芯片作为主控器,存储芯片使用铁电存储器,数据发送模块采用无线模块。经试验证明该电路能稳定无误地存储采集到的信号。     

一种USB接口功率任意波发生器设计

为了缩短井下短距离无线传输发射机的研发时间,没有采用常规的使用商用任意波发生器的技术路线。专门设计了一种功率任意波发生器,上位机通过USB接口下载波形数据文件,信号发生器可以输出高达6W的信号。为了实现该设计,使用专用USB-SPI桥接芯片完成上位机与高集成度模拟前端芯片的USB接口通讯。由于上位机的非实时操作系统不能产生稳定、高速的指令发送,使用同步FIFO来存储并回放SPI总线上的信号,解决了SPI通讯速率的匹配问题,增强了输出更新频率的稳定性。该功率任意波发生器可以输出6W、10位精度,500 kSa/s采样频率的任意波形,具有512 k采样深度,满足井下SDR发射机设计需求。其模拟前端电路与井下发射机完全相同,实现了一次性硬件开发验证,缩短了研发时间。     

相变存储器测试系统中的脉冲信号的改善

相变存储器测试系统由于PCI控制卡中的总线信号之间的串扰,严重影响了施加在器件单元上的波形;以保证对C-RAM(Chalcogenide-Random Access Memory)进行非晶化操作时脉冲信号下降沿的速度和整个信号的完整性,针对以上问题分别从串口与单片机通信控制继电器和利用PCI控制卡控制继电器两个方面提出了解决方案,并进行了相应的硬件电路和软件设计;结果发现非晶化操作时脉冲信号下降速度加快,并且消除了信号的失真;改善后的测试系统对器件一致性的参数的提取发挥了重要作用,为芯片的电路设计奠定了基础.