基于扩展格雷码的高速数据传输加固设计

星载雷达系统由于其工作环境和高速信号传输特性,在数据传输过程中无可避免的会因为各种干扰而出现误码.为了加固高速信号抵抗传输过程中的误码干扰,采用能纠错3位的完备码格雷码,经添加一位奇偶校验位扩展得到的扩展格雷码设计了编译码电路.根据扩展格雷码的生成矩阵和校验矩阵,以及一种硬判决译码算法,基于FPGA实现了扩展格雷码的并行信息编译码器以及串行信息编译码器.行为仿真结果表明该扩展格雷码编码器能正常实现连续编码,同时在模拟星载雷达系统因为干扰而出现的误码时,该译码器能自我纠正编码分组内3个以内的任意误码组合,达到了数据传输加固的目的.     

基于BCH码的NAND Flash纠错算法设计与实现

针对当前NAND Flash存储结构的特性,提出一种纠错能力较强的ECC校验电路结构,设计一种高效并行的BCH编译码器的电路,在关键方程计算过程中采用了无求逆的BM算法,避免了迭代过程中的有限域求逆运算.通过流水线技术与乒乓操作技术,实现 以较小的硬件资源开销提高纠错电路的数据吞吐性能.该ECC纠错电路在Xilinx Vivado上进行仿真,并测试分析.通过测试可以发现,在相同的系统时钟频率下,该ECC纠错电路的数据吞吐率是典型串行纠错电路的8倍,并且通过两级流水线的译码方式,使得译码速度得到大幅度提升,很好地提高了译码效率,同时纠错能力能够满足当前NAND Flash技术的要求;与传统的 NAND flash 纠错电路相比,该纠错电路结构可移植性强,并且灵活性较强,通过调整BCH码的校验位数目,即可满足不同的纠错要求.     

分组乘积Turbo码动态迭代译码算法分析与优化

分组乘积Turbo码 (简称TPC码)是一类将分组码进行串行级联,并采用分组交织器构成的级联码,是一种构造十分简单的纠错码,它是香农信息理论提出后第一个在非零码率时可以实现无误码传输的纠错编码.采用迭代译码方法,可发挥该码的良好性能,并特别适合于高速硬件译码.良好的纠错性能使得TPC码正在被广泛的应用.本文首先对TPC码的编码结构和译码算法进行介绍,其后对TPC码的动态迭代译码进行分析与仿真,最后对其算法提出了优化方法.     

基于交织编码的抗单粒子翻转加固技术研究

航空电子设备中静态随机存储器型芯片易受环境中高能粒子辐射发生单粒子翻转，造成关键存储数据遗失严重影响飞机安全，当前系统级加固技术存在纠错能力有限，实用性不强的问题。为增强纠错能力同时提高实用性，本文提出构造最优解循环移位交织器联合(21,16)汉明码的加固方法，纠正多种错误图样的连续4 bit及以下翻转，搭建利用单帧重构技术的故障注入平台来替代粒子辐照实验，无损高效的评估加固设计有效性。实验结果表明采用(21,16)汉明码结合最优循环交织器对抗单粒子相邻多位翻转的加固率平均提高了48.54%,增强了SRAM型存储单元抵御单粒子翻转的性能，保证机载电子系统的安全性。     

高速Viterbi译码器

文中给出基于软判决和回溯法的高速Viterbi译码器的设计和实现.该译码器采用新颖的幸存路径存储结构和回溯解码电路结构,幸存路径的存储器使用普通的单口RAM组成,能有效节省芯片面积;回溯解码电路简单、易实现,提高译码的速度.在Alera Stratix FPGA器件上仅用2500个LE的资源实现了(2,1,7)卷积码的译码器,达到100MHz以上的译码速度,该译码器适用于高速数字通信领域如数字电视广播等.     

基于Nand Flash 的BCH校验方法设计与实现

针对传统汉明码ECC校验方法纠错能力差的特点,结合Nand Flash闪存内部组织结构,提出一种(4200,4096,8)的BCH码ECC校验方法。该方法采用并行编码方式,且对占用逻辑资源最多的译码器部分采用并行流水线分块译码,极大的提升了编译码效率。以FPGA为验证平台,通过大量数据读写表明,该方法大大提高了存储可靠性,为目前大容量存储提供了参考,具有较高的实用价值。     

车载导航定位数据传输的纠错编码系统研究

车载导航定位数据经过有扰信道传输时,数据不可避免地会产生错误。本文采用（2,1,3）卷积码实现数据传输的纠错编码,利用DSP器件的移位和双字处理能力,快速有效地完成数据编码;在译码算法实现上,通过MATLAB仿真,确定Viterbi译码算法的最佳回溯深度,运用查表的方法,避免大量繁琐的计算,使得译码简洁迅速,并且译码器的实时性能良好。通过实际测试数据,验证了纠错编码的有效性。     

石油测井中纠错编码的设计及其FPGA实现

针对石油测井中可靠性的要求,本文提出了一种纠错编码的设计方案。该设计采用基于乘积码的编码方案,外码和内码采用的都是BCH码。并详细介绍了用FPGA实现该编码方案的方法,包括BCH码的编译码和交织编码。     

基于FPGA的Turbo译码器设计

Turbo码良好的纠错性能为众多研究者所公认,其相关理论和实现技术一直是该领域的研究热点。本文主要围绕如何用FPGA实现Turbo码译码器,介绍了Turbo码迭代译码的硬件实现算法以及流水线译码概念,并利用Altera的Flex10k10芯片实现了该译码器。性能测试实验表明,该基于FPGA实现的译码器最高速率可达到8Mbps,性能相比于理论译码器性能下降控制在0.5dB以内,具有广阔的应用前景。     

基于ADSP-BF533的卷积码Viterbi译码算法实现

在通信系统中,接收机需要对信道编码进行译码,为了提高信道效率,一般采用具有纠错能力的纠错码来实现编码。在卫星通信中,一般采用卷积码内码和级联码外码联合纠错。首先叙述了卷积码的概念及其译码方法,接着对译码过程进行分析,提出了基于ADSP-BF533的实现方法,最后给出了实验方法及结果。     

Integrated-optic encoder/decoder for time-spreading/wavelength-hopping optical CDMA

We demonstrate an integrated-optic encoder/decoder for time-spreading/wavelength-hopping optical code division multiple access. It is composed of a wavelength multi/demultiplexer and variable delay lines fabricated by using silica-based planar lightwave circuit technology. We evaluated the device characteristics, including those of the key components and the encoding/decoding operation, and confirmed its flexible code assignment ability and good auto/cross correlations. We then tested the performance of the encoder/decoder by undertaking bit error rate measurements with 10-Gb/s pseudorandom binary sequence signals and confirmed its applicability to optical layer multicast routing and its ability to compensate for bit skew caused by fiber chromatic dispersion.     

Forward error correction based on block turbo code with 3-bit soft decision for 10-Gb/s optical communication systems

The first experimental demonstration of a forward error correction (FEC) for 10-Gb/s optical communication systems based on a block turbo code (BTC) is reported. Key algorithms, e.g., extrinsic information, log-likelihood ratio, and soft decision reliability, are optimized to improve the correction capability. The optimum thresholds for a 3-bit soft decider are investigated analytically. A theoretical prediction is verified by experiment using a novel 3-bit soft decision large scale integrated circuit (LSI) and a BTC encoder/decoder evaluation circuit incorporating a 10-Gb/s return-to-zero on-off keying optical transceiver. A net coding gain of 10.1 dB was achieved with only 24.6% redundancy for an input bit error rate of 1.98/spl times/10/sup -2/. This is only 0.9 dB away from the Shannon limit for a code rate of 0.8 for a binary symmetric channel. Superior tolerance to error bursts given by the adoption of 64-depth interleaving is demonstrated. The ability of the proposed FEC system to achieve a receiver sensitivity of seven photons per information bit when combined with return-to-zero differential phase-shift keying modulation is demonstrated.     

基于EPM3128的HDB3编译码器的实现

数字基带信号的传输是数字通信系统的一个重要组成部分,HDB3编码是数字基带信号传输中常用的传输码型.本文介绍了HDB3编码规则,提出了一种基于EPM3128实现编译码的方法,该方法具有成本低、电路简单、执行速度快、升级方便等特点.同时由于CPLD可重复编程的特点,可以对它进行在线修改,便于设备的调试和运行.此编译码器已...     

基于MAX-Log-MAP算法和DSP芯片的Turbo译码器

Turbo码又称为并行级联卷积码,其重要的特性就是实现了伪随机编码的思想,但要实现译码低误码率却要以降低整个编译码系统的效率和增加延时为代价。因此,本文通过分析Turbo码迭代译码原理和MAX-Log-MAP算法,根据性能要求和可行性考虑,以DSP芯片ADSP-TS101和MAX-Log-MAP译码算法来实现Turbo译码器的设计,实验结果表明,该系统误码率较低、延时性能符合要求,工作稳定。     

基于CPLD的Manchester编码器与解码器

曼彻斯特(Manchester)编码作为一种数据传输方式,在工业控制领域应用广泛。但其编码和解码基于锁相环实现,电路复杂。现介绍一种基于CPLD实现的Manchester编码器与解码器。实践证明,该设计易于与现有系统集成,实现方便,性能可靠。     

对使用(48，40)循环码的远动抗干扰编译码算法的改进

（48，40）循环码是电力远动系统中最常用的一种抗干扰码，利用该码进行编译 码时，一般使用软件查表法，这种方法具有占用内存少、编译码速度快等特点，但是这种算 法只能检错，不能纠错，实际上是一种检错编译码算法。本文针对数传信道差错控制的需要 ，对这种算法进行了改进，经实际使用证明，改进后的算法在保留原算法占用内存开销少、 编译码速度快等特点的基础上，纠错能力得到很大提高，在不增加任何硬件设备的条件下， 能纠码字内一个长度为8的突发干扰，或一个码字内8个随机错误的一些特定的组合形式。     

无线智能家居通信系统抗干扰编解码器的实现

无线智能家居通信系统数据传输过程中,不可避免地会受到室内障碍物、窜内同频率通信设备等干扰因素的影响,造成数据通信可靠性下降.根据无线智能家居通信系统及MCU接口特点,设计了一套基于16 bit MCU接口的(15,11)循环汉明码编解码硬件实现方案,对有效降低误码率、提高系统通信效率具有积极意义.     

A forward‐only recursion algorithm for MAP decoding of linear block codes

The evolution of digital mobile communications along with the increase of integrated circuit complexity has resulted in frequent use of error control coding to protect information against transmission errors. Soft decision decoding offers better error performance compared to hard decision decoding but on the expense of decoding complexity. The maximum a posteriori (MAP) decoder is a decoding algorithm which processes soft information and aims at minimizing bit error probability. In this paper, a matrix approach is presented which analytically describes MAP decoding of linear block codes in an original domain and a corresponding spectral domain. The trellis‐based decoding approach belongs to the class of forward‐only recursion algorithms. It is applicable to high rate block codes with a moderate number of parity bits and allows a simple implementation in the spectral domain in terms of storage requirements and computational complexity. Especially, the required storage space can be significantly reduced compared to conventional BCJR‐based decoding algorithms. Copyright © 2002 John Wiley & Sons, Ltd.     

面积优先的CCSDS Turbo码编译码器的设计与实现

本文设计出符合CCSDS标准的Turbo编译码器,包含伪随机序列模块与帧同步模块.在实现编码器时针对标准要求,对伪随机化处理及其恢复和帧同步检测提出了解决方案;而在相应的译码器设计中,本文权衡硬件实现复杂度与处理时延等因素,优先考虑面积因素提高元件的重复利用率和降低复杂度,并阐述了其实现过程.最后基于Verilog HDL设计出RTL级14位固点数据的Turbo编译码器以及仿真验证平台,与用MATLAB语言设计的相同指标的浮点数据译码器进行性能比较,得到设计验证.