工艺阱深对CMOS集成电路抗闩锁性能的影响

闩锁效应是体硅CMOS电路中最为严重的失效机理之一,而且随着器件特征尺寸越来越小,使得CMOS电路结构中的闩锁效应日益突出。以P阱CMOS反相器和CMOS集成电路的工艺结构为基础,采用可控硅等效电路模型,较为详细地分析了闩锁效应的形成机理,并利用试验证实,通过加深P阱深度,可以明显提升CMOS电路的抗闩锁性能。     

CMOS电路中的闩锁效应研究

闩锁效应是功率集成电路中普遍存在的问题。文中分析了CMOS结构中的闩锁效应的起因,提取了用于分析闩锁效应的集总器件模型,给出了产生闩锁效应的必要条件,列举了闩锁效应的几种测试方法。最后,介绍了避免发生闩锁效应的几种方法。     

CMOS电路结构中的闩锁效应及其防止措施研究

CMOS Scaling理论下器件特征尺寸越来越小,这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应,这种寄生的双极晶体管一旦被外界条件触发,会在电源与地之间形成大电流通路,导致器件失效。文章首先分析了CMOS电路结构中效应的产生机理及其触发方式,得到了避免闩锁效应的条件。然后通过对这些条件进行分析,从版图设计和工艺等方面考虑如何抑制闩锁效应。最后介绍了几种抑制闩锁效应的关键技术方案。     

CMOS集成电路抗闩锁策略研究

以反相器电路为例，介绍了CMOS集成电路的工艺结构；采用双端pnpn结结构模型，较为详细地分析了CMOS电路闩锁效应的形成机理；介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。     

CMOS电路结构中的闩锁效应及其防止措施研究

CMOS Scaling理论下器件特征尺寸越来越小,这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应,这种寄生的双极晶体管一旦被外界条件触发,会在电源与地之间形成大电流通路,导致器件失效。首先分析了CMOS电路结构中效应的产生机理及其触发方式,得到了避免闩锁效应的条件。然后通过对这些条件进行分析,从版图、工艺等方面考虑如何抑制闩锁效应。最后介绍了几种抑制闩锁效应关键技术方案。     

电路系统中的闩锁效应及其预防设计

针对CMOS集成电路的闩锁效应,围绕实际应用的电路系统中易发生闩锁效应的几个方面进行了详细说明,提出了采用严格的上电时序、基于光耦的电路隔离设计和热插拔模块的接口方法,可以有效地降低发生闩锁效应的概率,从而提高电路系统的可靠性。     

一种Bipolar结构中的闩锁效应

闩锁是集成电路结构所固有的寄生效应,这种寄生的双极晶体管一旦被外界条件触发,会在电源与地之间形成大电流通路,导致整个器件失效。文章较为详细地阐述了一种Bipolar结构中常见的闩锁效应,并和常见CMOS结构中的闩锁效应做了对比。分析了该闩锁效应的产生机理,提取了用于分析闩锁效应的等效模型,给出了产生闩锁效应的必要条件与闩锁的触发方式。通过对这些条件的分析表明,只要让Bipolar结构工作在安全区,此类闩锁效应是可以避免的。这可以通过版图设计和工艺技术来实现。文章最后给出了防止闩锁效应的关键设计技术。     

CMOS结构中的闩锁效应

本文较为详细地阐述了体硅CMOS结构中的闩锁效应，分析了CMOS结构中的闩锁效应的起因，提取了用于分析闩锁效应的集总组件模型，给出了产生闩锁效应的必要条件与闩锁的触发方式。通过分析表明，只要让CMOS电路工作在安全区，闩锁效应是可以避免的，这可以通过版图设计规则和工艺技术，或者两者相结合的各种措施来实现。本文最后给出了防止闩锁效应的关键设计技术。     

dVss/dt触发N阱CMOS器件闩锁失效的研究

从半导体器件物理的角度分析了dVss/dt触发N阱CMOS器件的闩锁失效现象.当瞬时负电压脉冲峰值满足Vss-peak＜Vss0(导通临界值约为-0.8 V)时,CMOS器件发生闩锁效应.dVss/dt外界触发作用消失后,为了达到稳定闩锁效应状态,存储在寄生PNPN结构中耗尽电容的电荷量Qc要大于Qc0(临界值),需要足够的脉冲宽度和较小的晶体管渡越时间.Silvaco瞬态仿真验证表明,该研究结果可用于改善CMOS集成电路的可靠性设计.     

集成电路闩锁效应测试

CMOS制程是现今集成电路产品所采用的主流制程。闩锁效应(Latch-up)是指CMOS器件中寄生硅控整流器(SCR)被触发导通后,所引发的正反馈过电流现象。过电流的持续增加将使集成电路产品烧毁。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。在国际上,EIA/JEDEC协会在1997年也制订出了半静态的闩锁效应测量标准,但只作为草案,并没有正式作为标准公布。我们国家在这方面还没有一个统一的测量标准,大家都是在JEDEC标准的指导下进行测量。文章针对目前国际上通行的闩锁效应测试方法作一个简要的介绍和研究。     

Numerical analysis of heavy ion particle-induced CMOS latch-up

Heavy ion particle-induced CMOS latch-up is analyzed using a two-dimensional transient numerical simulator. The charge funneling effect during the carrier collection process is found to lower the parasitic bipolar emitter-base potential barrier. This parasitic bipolar action is the main factor initiating latch-up. Latch-up susceptibility is then examined as a parameter of the heavy ion particle incident condition.     

高温CMOS集成电路闩锁效应分析

本文详细地分析了LDD结构高温CMOS集成电路闩锁效应.文中提出了亚微米和深亚微米CMOS集成电路闩锁效应的模型.在该模型中,针对器件的尺寸和在芯片上分布情况,我们认为CMOS IC闩锁效应的维持电流有两种模式:大尺寸MOST的寄生双极晶体管是长基区,基区输运因子起主要作用;VLSI和ULSI中MOST的寄生双极晶体管是短基区,发射效率起主要作用.但是他们的维持电流都与温度是负指数幂关系.文章给出了这两种模式下的维持电流与温度关系,公式在25℃至300℃之间能与实验结果符合.     

CMOS电路中抗Latch-up的保护环结构研究

闩锁是CMOS集成电路中的一种寄生效应,这种PNPN结构一旦被触发,从电源到地会产生大电流,导致整个芯片的失效。针对芯片在实际测试中发现的闩锁问题,介绍了闩锁的测试方法,并且利用软件Tsuprem4和Medici模拟整个失效过程,在对2类保护环(多子环/少子环)作用的分析,以及各种保护结构的模拟基础之上,通过对比触发电压和电流,得到一种最优的抗Latch up版图设计方法,通过进一步的流片、测试,解决了芯片中的闩锁失效问题,验证了这种结构的有效性。     

Surface induced latchup in VLSI CMOS circuits

Experimental as well as theoretical results on the latch-up effect in CMOS structures with and without an epitaxial layer are presented. In structures with an epitaxial layer the critical current for latchup firing is two orders of magnitude higher and latchup is essentially surface controlled. The strong surface effect observed is a consequence of the gate influence of surface conduction of the field oxide MOSFET's and on current gains of the bipolar transistors. Latch-up sensitivity can be decreased by increasing p⁺/p-well and n⁺/n-well spacing, by decreasing expitaxial layer thickness and by increasing substrate doping. In reducing the lateral dimensions, short-channel effects of the field oxide transistors imply the most severe limitations for latch-up immunity.