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为了构造线性最近邻量子线路,降低线性量子可逆线路的量子代价,提出了一种基于矩阵变换的线性量子线路综合与优化方法.该方法给出了线路的矩阵表示和基于矩阵的近邻CNOT(Controlled NOT Gate)门判定,并提出矩阵分组的最佳方案,保证了线路综合中CNOT门数量最优.为了实现量子线路近邻化,提出了swap门的矩阵表示及线路近邻化规则,证明了两种swap门添加方式的等效性;提出了不同情况下swap门的消除规则,降低了近邻化后量子线路的量子代价.选择benchmark例题库中具有代表性的线路进行实验,与已有的量子线路近邻化算法相比,线路量子代价平均优化率为34.31%. 相似文献
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为了实现量子线路线性最近邻(LNN)排布,给出了可逆MCT门的最近邻Toffoli门级联方法.为了解决线路近邻化中额外插入的SWAP门增加量子代价的问题,引入NNTS门减少插入的SWAP门数,并给出了MCT门基于NNTS门的最近邻线路排布.提出了量子线路近邻化排布算法,将多控制MCT门通过交换线路的顺序得到其最近邻线路排布,然后将每个NNTS门替换为其最优的LNN量子线路实现,得到该MCT线路的LNN量子线路,该方法可以减少量子线路的长度和量子代价.通过Benchmark例题测试,并与现有的线路近邻化结果进行比较,所需插入的SWAP门数平均减少42.83%,量子代价平均改善率达14.80%. 相似文献
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为了能以较小的代价自动高效地构造量子可逆逻辑电路,提出了一种新颖的量子可逆逻辑电路综合方法.该方法通过线拓扑变换和对换演算,利用递归思想,将n量子电路综合问题转换成单量子电路综合问题,从而完成电路综合,经过局部优化生成最终电路.该算法综合出全部的3变量可逆函数,未优化时平均需6.41个EGT门,优化后平均只需5.22个EGT门;理论分析表明,综合n量子电路最多只需要n2n-1个EGT门.与同类算法相比,综合电路所用可逆门的数量大幅减少.同时该算法还避免了时空复杂度太大的问题,便于经典计算机实现. 相似文献
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在噪声中等规模量子(NISQ)设备上,量子线路可靠性受到量子噪声的影响。为了实现CNOT量子线路在量子芯片上高效可靠的执行,以相邻量子位交互错误率为权重,给出了计算最小Steiner噪声路径长度的代价度量方法,提出了噪声感知的CNOT量子线路最近邻综合算法。实验结果表明,与现有方法相比,所提出的综合算法在保证线路可靠性的前提下,有效地降低了综合过程中所使用CNOT门的数量, CNOT门代价的平均优化率达到27.7%,其中200门级的CNOT量子线路优化率达到了93.79%。 相似文献
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布尔函数扩散性的矩阵刻画 总被引:1,自引:0,他引:1
该文利用布尔函数的特征矩阵, 给出了n(3) 元布尔函数在sGFn(2) 满足扩散准则的充分必要条件, 在此基础上得到了布尔函数满足严格雪崩准则(SAC)的一个充分必要条件和n元平衡布尔函数满足严格雪崩准则、代数次数达到最大且不含有非零线性结构的一个充分必要条件, 最后提出了平衡且满足严格雪崩准则的布尔函数的两种特殊的递补构造法。 相似文献
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量子可逆逻辑电路综合是以较小量子代价自动构造所求量子可逆逻辑电路.本文提出了一种新颖高效的4量子电路综合算法,巧妙构造置换的最短编码,通过对量子电路进行特定拓扑变换,无损压缩n量子最优电路占用内存空间近2×n!倍,通过对已生成最优电路的双向级联,可使用多种量子门,采用最小长度标准,以极高效率生成较长的4量子电路,如率先生成基于控制非门、非门、Toffoli门库的全部前8层共3120218828个电路,还可快速综合任意长度不超过16的最优电路,并对4量子标准测试电路进行快速且全面的优化. 相似文献
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本文介绍了量子计算机的基本概念和历史背景,它相对于经典计算机的优越性,详细讨论了量子逻辑门的基本构造,重点分析了单比特量子们和异或XOR门的控制受控关系,并对异或XOR门作为基本的2比特量子门的原因作了阐述,给出基于单比特量子门和XOR门构建的基它布尔逻辑门的量子电路。 相似文献
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由噪声导致的双量子比特门操作错误是可逆的量子线路执行结果保真度下降的重要原因。提出一种将量子线路映射至含噪声量子计算设备的策略,提高量子线路在量子计算设备上的执行成功率。该策略给出一种寻找近邻路径方法,用于在量子比特不是全连通的量子计算设备上找出2个量子比特的近邻路径;由于在近邻路径上任意2个近邻量子比特的噪声一般不同,基于近邻路径上的双量子比特门执行成功率构建启发式函数,估算前瞻窗口内的线路保真度,并根据该代价函数选择保真度最高的近邻方式。通过测试多个Benchmarks,实验结果表明,与Qiskit工具包中SabreSwap和BasicSwap算法相比,本文所提策略的量子线路保真度平均提高65.67%和71.60%。该方法可以提高量子线路保真度。 相似文献
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本文基于布尔表达式图(Boolean Expression Diagram,BED)提出一种可逆电路综合方法.该方法使用BED表示函数,采用逐BED结点方式综合可逆电路.在综合一个结点时,通过考虑其子结点函数的值是否还会被后续电路使用,基于由NOT、CNOT以及混合极性Peres门构成的门库构建该结点的局部最优可逆子电路.为进一步改善所得电路的成本,根据函数表达式的乘积项中变量对的共享度对变量进行分组实现BED中变量的排序.使用一组基准函数对所提出方法进行了验证.结果表明所提出方法具有较高时间效率.与现有使用决策图作为函数表示模型的综合方法相比,所提出方法能改善综合所得可逆电路的量子成本,且在许多情况下还能减少量子位数和垃圾线数. 相似文献
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