实时并行图象处理系统的设计

该文介绍了一种并行实时图象处理系统的硬件实现。着重阐述了基于ＴＭＳ３２０系列的多ＤＳＰ处理器的硬件设计。给出了多处理器并行处理的原理，描述了多处理器间共享存储器及计算机主从系统的实现方法。此系统给图象的实时处理和其它的信号的实时处理提供了有力的工具，可广泛地用于计算机视觉，机器人视觉，工业监控和医学图象处理系统。     

高速多功能二值图象并行处理系统

介绍了一种高速多功能二值图像处理系统，该系统由硬件电路实现收缩、膨胀、轮廓跟踪和细化处理。系统的处理速度只与硬件的延时有关，而与图形的复杂程度和主机无关，整个硬件电路集中在一个标准的ＰＣ机接口板上，可广泛用于各类图象处理中。     

无线传感器网络高精度硬件时钟同步方法

为实现无线传感器网络高精度的时间同步功能,提出一种基于Zigbee技术的硬件时钟同步方法。采用跨层思想提取接收信号强度指示值信号作为同步触发信号,设计复杂可编程逻辑器件的硬件电路时钟模块实现计时,并配合软件算法完成整个网络的时间同步,在保证低能耗和复杂度的基础上,提高时间同步精度。对同步精度进行理论研究和测试分析,结果表明,该方法可使系统节点间达到10μs级的时钟同步精度,满足多数无线传感器网络要求。     

时钟同步算法的分析和比较

在许多分布式实时系统中.,要求整个分布式系统上的各个处理器时钟彼此同步,因而就要采取各种手段进行同步的处理。时钟同步算法保证了空间上分散的处理器时钟彼此同步。该文研究了当今基于软件实现的忍受故障的几种时钟同步算法:确定性、概率型和统计型同步算法并进行特性分析。本文提出了结构化分析的方法,有助于帮助分布式系统的设计者选择最合适的算法结构、系统硬件构成、故障模型、时钟同步质量等。     

PC机上各种媒体声音的制作和播放

为了实现友好界面和烘托各种气氛来提示用户,在各种系统中我们教师可采用各种媒体声音,来达到这样的效果。本文介绍的方法一采用时钟中断驻留技术实现后台音乐、方法二利用硬件声卡实现语音的播放。实现过程简单、经济、实效。 一、采用时钟中断驻留技术 实现后台音乐的播放 后台是相对于前台(当前正在工作的程序)来说的,当前台正在处理一些正常任务时,比如图像显示,     

第二讲 数字图象处理在微机上的实现

一、实现数字图象处 理的硬件环境 数字图象处理与其他数据处理的不同之处是数据量大和图象显示,无论是硬件系统构成,还是软件配置均有别于其他数据处理设备,出现了专为数字图象处理而开发的数字图象处理系统(数字图象有时也简称为图象)。 1.数字图象处理系统的发展 以计算机为核心的数字图象处理     

用C语言实现高分辨率二值图象快速打印

用Ｃ语言实现高分辨率二值图象快速打印重庆大学张平，郭希１．引言数字图象处理中，常需观察图象处理结果：一种方法是经显示器上显示输出，另一种情况则是通过并行口打印机输出，达到图象硬拷贝。本文介绍一种利用Ｃ语言实现任意大小二值图象经打印机输出的程序。２．编...     

基于控制器局域网的分布式同步时钟的实现

由于没有一个全局的系统时钟,很难实现精度达微秒级的实时时钟。在分布式系统中,一种解决方法是将网络中所有节点的本地时钟以足够的精度进行控制同步。而控制器局域网以其严格的时间确定性为我们提供了一个简单实用,不需额外硬件的方法来实现时钟同步。文章提出了一种时钟同步协议,并且,在控制器局域网上加以实现。     

时钟芯片DS1302在单片机系统中的应用

DS1320是一种串行时钟芯片,也是目前较新型的一种时钟芯片。该芯片采用SP1三线接口与单片机进行同步通信,常用于长时无人置守的测控系统,以记录测控数据所出现的时间。该文硬件电路完整,但无实用程序属于理论设计,但介绍的时钟芯片资料很完整,具有参考价值。     

实时二值图象去噪的实现

本文给出了实时实现二值图象8邻域收缩、扩张去噪算法的硬件设计,本设计对诸如3×3卷积器、数学形态学等邻域图象处理算法的实时硬件制作均有一定参考作用。     

基于流处理器的图像灰度变换并行处理研究

提出了一种基于流处理器的图像灰度变换并行处理系统.该系统采用Strom-1 系列SP16HP-G220流数字信号处理器构建硬件平台,根据流处理器体系结构特点建立了适应图像灰度变换并行处理的流程序模型,并对图像灰度变换进行算法并行性分析与算法流化.对利用流化过的算法与传统灰度变换算法进行了对比实验.实验结果表明,灰度变换...     

A scalable high-performance graphics processor: GVIP

The GVIP (geometric and TV image processor) graphics processor, which creates and synthesizes computer graphics and TV images and meets the requirements of multi-media systems, is described. The hardware modules that make up this graphics processor include: a 32-bit embedded RISC processor, a Phong and Gouraud shading processor, a texture mapping processor, a hidden surface removal processor, an HDTV video image processor, a BitBlt processor, an imageprocessing module, and an outline font fill generator. These hardware modules fabricated using 0.8 m CMOS standard cells have been placed in three integrated circuit chips. The total number of gates used for one set of chips is approximately 350000.     

基于Zynq的图像角点及边缘检测系统的设计与实现

以Zynq芯片为基础,采用软硬件协同设计的方法设计并实现整个系统。Zynq芯片内部采用ARM+FPGA的异构架构,既具备ARM处理器的灵活性,又拥有FPGA并行处理的能力。本系统的设计充分发挥了Zynq芯片的优势,在软硬件划分上, 通过ARM处理器来实现图像的采集;图像角点及边缘检测用FPGA来完成,即通过硬件加速提升系统的整体性能。ARM处理器与FPGA通过AXI4总线进行数据交互,在Zynq上实现集图像采集、图像特征提取、图像显示为一体的片上系统。最终系统测试结果表明,采用硬件加速实现图像特征提取的相关算法比在ARM处理器软件上实现的算法的速度提高了6～8倍。     

实时动态数字减影血管造影系统与心功能测量新方法探讨

本文简要介绍最新研制的实时动态数字减影血管造影系统，该系统用普通微机及数字减影图象存储处理器实现实时动态数字减影。文中对系统硬件组成、超大容量造影图象存储处理器以及系统软件功能作了简要的介绍，论述并探讨利用本系统生成心血管减影图象进行心功能测量的新方法。     

基于NiosⅡ的视频采集与DVI成像研究及实现

采用FPGA作为视频采集控制和图像处理芯片,配置NiosⅡ软核,在FPGA片内完成图像处理和图像显示控制,简化了硬件电路和软件程序的设计。在FPGA片内编写视频采集时序,并配置NiosⅡ控制软核,模拟视频数据经视频解码芯片输出ITU-RBT.656格式数据送入FPGA,通过时序控制和NiosⅡ软核把视频解码数据依序存储在SSRAM中,并进行裁剪、交织、颜色处理。     

Efficient parallel architecture for multi-level forward discrete wavelet transform processors

A resource efficient and high-performance architecture for a two-dimensional multi-level discrete wavelet transform processor is presented in this paper. The JPEG2000 standard integer lossless 5-3 filter has been implemented. It achieves optimal hardware utilisation with minimal combinational logic block slices and high frequency of operation. To reduce the hardware complexity and to achieve high performance the proposed architecture implements lifting scheme with a single multiplier-free processing element to perform both predict and update operations. Symmetric extension is used at image boundaries without requiring any extra clock cycle. The generic architecture is very flexible and can perform up to five levels of forward transform on any arbitrary image size. Synthesis of the 5-level architecture on Xilinx Virtex 5 FPGA shows that the processor can achieve a maximum frequency of operation of 221.44 MHz. The reduced hardware complexity and high frequency of operation render the design suitable for incorporation in image processing applications requiring fast operations. The 5-level design has been successfully implemented on a Xilinx Spartan 3E FPGA, utilising only 1104 slices for a 512-by-512 pixel test image, the lowest hardware requirements for a 5-level discrete wavelet transform processor reported to date.     

一种基于TMS320VC33 DSP的通用图像处理系统设计

介绍了一种以美国TI公司推出的浮点DSP—TMS320VC33为处理器的通用图像处理系统，阐述了该系统的硬件设计思想及软件开发流程。该系统具备良好的算法通用性，是一种优良的图像处理平台。     

Design of english video learning platform based on FPGA system and sobel algorithm

In order to improve the system performance of image processing and improve the efficiency of image processing, we can use some hardware running image processing algorithms. in practice, we introduce some reconfigurable devices and more advanced programming languages to use FPGA for image processing. following will briefly introduce the design of FPGA in the edge detection system.The design has integrated a 32-bit soft RISC processor as dedicated hardware peripheral micro development and EDK embedded system developed by the system generator. Input is detected from a real-time image obtained from the CMOS camera displayed on the DVI display on the screen.     

基于DSP的实时图像目标搜索与跟踪系统设计

本文介绍了一种基于双TMS320VC5416处理器的实时图像搜索跟踪处理系统,详细阐述了该系统的硬件设计思想,并结合一种跟踪算法实例叙述了基于DSP的图像搜索与跟踪处理系统软件设计的一般流程。该系统是一种优良的图像处理平台,具备良好的通用性,可以用来实现多种图像处理算法。     

一个基于DSP与图像处理的水表读识系统

设计了一种基于DSP芯片与图像处理技术的水表自动读识系统,该系统是由以数字信号处理器(DSP)为核心的图像采集与处理硬件系统和图像数字识别软件系统组成.硬件系统由摄像头、数字视频变换器、数字信号处理器(DSP)和复杂可编程控制器件(CPLD)等组成.软件系统自动地提取并分割图像中的数字,然后采用神经网络方法、识别出这些数字.本系统具有结构简单,采集速度高,将人工抄表改造成自动处理,提高工作效率等优点,具有较高的实际应用价值.