最小相关度的多捕获(Multi-capture)扫描测试结构

为了压缩测试向量并降低芯片测试成本,本文提出了一种新的基于最小相关度扫描链的多捕获(Multi-capture)测试结构.通过构建具有最小相关度扫描链,使得多捕获测试在保证高故障覆盖率的同时降低所需ATE的存储容量.本文还提出了一种面向最小相关度多捕获结构的测试向量生成算法.采用ISCAS'89基准电路的实验结果表明本文提出的结构和算法可以获得最高近90%的测试压缩比(大电路).     

全扫描设计中多扫描链的构造

本文在交迭测试体系 的基础上提出了一种多扫描链的区间构造法,对于确定的测试向量集能够显著地减少测试应用时间.该构造方法根据规定的扫描链数,通过求解线性规划问题的方法确定扫描寄存器在扫描链上的优化的分布区间,从而构造多扫描链,最后根据对多扫描链进行连线复杂度的定性分析,求得连线复杂度最低的多扫描链的最优构造.     

部分并行扫描法可测性设计的一种新结构

提出了一种新的并行扫描结构。扫描触发器的选择采用ＢＡＬＬＡＳＴ算法。该结构采用译码的方式依次选通每个扫描小组，使得扫描小组中的存储元件并行地控制和观测。测试产生和响应时间比串行扫描法快Ｋ倍（Ｋ为并行度），而硬件耗费比多链扫描法和传统的并行扫描结构小很多。     

部分扫描可测性设计中扫描链的构造

提出了时序电路的部分扫描法可测性设计中扫描链的构造方法，包括扫描链的选取、扫描链的排序、多链扫描设计三部分内容。采用组合等效电路的方法求测试向量，并用实例进行了验证，模拟结果表明，选取２０％￣４０％的触发器至扫描链，用较少的测试向量，可达到很理想的故障覆盖率，测试时间依赖于触发器在扫描链中的顺序以及扫描链的个数。     

一种基于混合MCMC的时域波达方向估计算法

基于马尔科夫链蒙特卡洛（Markov Chain Monte Carlo,MCMC）方法的时域波达方向估计算法通过构造马尔科夫链的方式来对波达方向进行估计,但是现有的算法在马尔科夫链的收敛速度和结果上并没有表现出很好的鲁棒性。为了优化算法的性能,采用多(短)链并行的方式代替原来的长链生成方式,提高了算法收敛的稳定性;并对特定模型下的构造过程进行分析,优化了状态空间,提高了算法的搜索效率;同时结合多混合的MCMC方法,进一步提高了算法估计的精确度和收敛速度。仿真结果表明,改进后的算法对波达方向估计的准确性和实时性都有很大提升。     

一种新颖的全方位多扫描设计的测试压缩方法

提出了一种基于展开宽度可调的解压缩技术和X-压缩的多扫描电路的测试压缩方法。采用可变宽度的扫描链解压缩方法，对测试输入进行解压缩，且对于测试响应，结合了X-压缩的优点，测试响应整合器最小化故障被屏蔽的概率，扫描链的结构采取广播扫描模式。在此基础上对其改进，使其可同时处理取值相反的触发器。两种工作模式（串行模式和并行模式）可进一步处理剩余的紧凑的触发器值。提出的测试压缩算法的优点是：可节省测试设备的存储需求，减少测试输入输出引脚数和测试通道数，降低测试应用时间，从而全面提高测试激励数据和测试响应数据的压缩率。实验结果证明了该算法与以往算法相比较的优势。     

基于扫描链结构重组的低功耗BIST方案

设计了一种改进扫描链结构的内建自测试(BIST)方案.该方案将设计测试序列发生器(TPG)中合适的n状态平滑器与扫描链的重新排序结合起来,从而达到低功耗测试且不致丢失故障覆盖率的目的.通过对15位随机序列信号的测试,发现此TPG中的n状态平滑器在降低功耗的同时还减小了故障覆盖率,遂又设计了重组扫描链的结构来解决这一问题.实验结果表明,该设计方案对于降低平均测试功耗和提高故障覆盖率都具有显著的效果.     

WSN中负载均衡能量有效的路由算法研究

在PHGASIS建链方法的基础上提出了一种改进的建链方法；在此基础上提出了一种基于双层链结构并由基站集中控制的负载均衡、能量有效的路由算法（LBEERA），此算法充分利用了簇状路由算法和链状路由算法的优点．LBEERA算法将网络划分为多个簇，每个簇的节点组成一条低层链，每条链的链头节点形成一条高层链．仿真试验发现，相对于LHACH算法和PHGASIS算法，LBEERA算法增加了网络生存时间，减少了包传输时延．     

基于镜像对称参考切片的多扫描链测试数据压缩方法

为了减少测试数据和测试时间,该文提出一种基于镜像对称参考切片的多扫描链测试数据压缩方法。采用两个相互镜像对称的参考切片与扫描切片做相容性比较,提高了相容概率。若扫描切片与参考切片相容,只需要很少的几位编码就可以表示这个扫描切片,并且可以并行载入多扫描链;若不相容,参考切片被该扫描切片替换。提出一种最长相容策略,用来处理扫描切片与参考切片同时满足多种相容关系时的选取问题。根据Huffman编码原理确定不同相容情况的编码码字,可以进一步提高测试数据的压缩率。实验结果表明所提方法的平均测试数据压缩率达到了69.13%。     

基于扫描链的FPGA可编程逻辑模块测试

随着FPGA规模的不断增大和结构的日益复杂,FPGA的测试也变得越来越困难.由此提出了一种可配置的FPGA芯核扫描链设计,并讨论了基于扫描链的可编程逻辑模块（Configuration Logic Blocks CLB）测试.提出的扫描设计可以通过配置调整扫描链的构成,从而能够处理多个寄存器故障,且在有寄存器故障发生时,重新配置后能继续用于芯片的测试.基于扫描链的CLB测试,以扫描链中的寄存器作为CLB测试的可控制点和可观测点,降低了对连线资源的需求,可以对所有的CLB并行测试,在故障测试的过程中实现故障CLB的定位,与其它方法相比,所需配置次数减少50%以上.     

Partial scan and symbolic test at the register-transfer level

This paper presents a partial scan methodology suited for (pipelined) data paths described at the Register-Transfer level. The method is based on feedback elimination by making existing registers scannable or by adding extra transparent scan registers An optimal set (in terms of area cost) of scan registers is selected using an exact branch and bound algorithm. This approach can deal with complex realistic data paths requiring orders of magnitude lower CPU times than gate devel techniques. Furthermore, our symbolic test pattern generation technique can very effectively deal with the delay in the remaining acyclic sequential circuit parts. This symbolic test method makes various scan schemes possible which ensure a correct assembly and application of the test vectors. They are discussed and compared in terms of hardware requirements, test application times and test accuracy.     

基于边界扫描技术的Flash测试技术研究

提出了一种片内存储器的可测性设计方法.在详细分析了边界扫描技术的结构,功能与控制原理的基础上:设计了一种存储器测试接口.该接口符合JTAG标准(IEEE 1149.1标准),其中包含了标准的指令寄存器设计,用来控制访问不同的扫描链.在权衡了测试效率和芯片面积的基础上,提出了一种在线测试器电路的设计方法.实验表明,该测试电路可以以小的面积开销而节省大量测试时间.     

动态向量调整的多扫描链测试数据压缩

 由于多扫描链测试方案能够提高测试进度,更适合大规模集成电路的测试,因此提出了一种应用于多扫描链的测试数据压缩方案.该方案引入循环移位处理模式,动态调整向量,能够保留向量中无关位,增加向量的外延,从而提高向量间的相容性和反向相容性;同时,该方案还能够采用一种有效的参考向量更替技术,进一步提高向量间的相关性,减少编码位数.另外,该方案能够利用已有的移位寄存器,减少不必要的硬件开销.实验结果表明所提方案在保持多扫描链测试优势的前提下能够进一步提高测试数据压缩率,满足确定性测试和混合内建自测试.     

多链扫描可测性设计中扫描链的选取

本文提出了多链扫描可测性设计中扫描链的构造方法．根据电路的规模、输人／输出管脚数及测试时间的要求确定扫描链个数，引人临界时间的概念，采用动态编程的方法确定每条链中的扫描触发器．采用该方法，计算速度比传统方法显著提高，同时节省了存储空间．     

Test data compression using interval broadcast scan for embedded cores

The paper proposes a new test data compression scheme for testing embedded cores with multiple scan chains. The new compression scheme allows broadcasting identical test data to several scan chains whenever the cells in the same depth are compatible for the current application test pattern. Thus, it efficiently utilizes the compatibility of the scan cells among the scan chain segments, increases test data run in broadcast mode and reduces test data volume and test application time effectively. It does not need complex compressing algorithm and costly hardware. Experimental results demonstrate the efficiency and versatility of the proposed method.     

基于差值二次分配的扫描链平衡算法

 IP核的测试时间与其加载测试封装后的最大输入/输出扫描链长度有直接关系,为了降低测试成本,减少测试时间,必须对IP核内的扫描链进行平衡设计.最为经典的扫描链平衡方法是BFD(Best Fit Decrease)方法,它具有实现简单、算法复杂度低等优点,但是其分配的结果尚有待提高之处.本文提出一种基于差值的二次分配的扫描链平衡方法,其主要思想是选择IP核内部的某一条扫描链作为基准扫描链,将其长度记为L,将所有长度超过L的扫描链与之做差,并将差值记为di.在第一次分配中,只将长度大于L的扫描链按照长度为L的基准扫描链进行分配;然后将长度小于L的扫描链与差值di重新排序后,按照从大到小的顺序,依次将其放置在可以放置的最小的测试封装扫描链上进行第二次分配.该方法简单易实现,通过在ITC'02 SOC标准测试集上实验,数据表明,基于差值二次分配的扫描链平衡方法与现有方法相比,能得到更好的平衡结果.     

基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法

为减少三维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后,在TSVs(Through Silicon Vias)数量的约束下,逐层的将虚拟层中的扫描元素分配到测试外壳扫描链中,以平衡绑定前后各条测试外壳扫描链的长度.实验结果表明,所提方法有效地减少了三维芯核绑定前后测试的总时间和硬件开销.     

Boundary scan based interconnect testing design for silicon interposer in 2.5D ICs

Interposer-based 2.5-dimensional integrated circuit (2.5D IC) is considered as a promising solution to problems like wire delay and power consumption faced by the semiconductor industry today. Since the interconnect wires in the silicon interposer may be defective during fabrication and assembly, they must be adequately tested to ensure product qualification. This paper presents an efficient interconnect test architecture to detect open, short and delay faults, which is compatible with the IEEE 1149.1 standard. It provides a new boundary scan structure with low test power consumption. To reduce the overall test cost, a data-package based test structure is proposed to match the test data transfer volume between TSVs and scan chains. Interconnects of multiple dies can be tested simultaneously under constrains of test power with minimum external test pins. The simulation results validate the effectiveness of the proposed test method. We also present synthesis results to evaluate the area overhead.     

内建自测试中移位器的设计及其应用

本文提出了一种新的方法和综合技术用来去除多扫描链内建测试中由线形反馈移位寄存器引起的测试向量线性关联性，利用本方法可以高效的设计内建自测试中移位器并且保证足够扫描链间的位移和每条扫描通道尽少量的门数开销。