基于FPGA的基-4 FFT算法的硬件实现

针对高速数字信号处理的要求，提出用FPGA实现基-4 FFT算法，并对其整体结构、蝶形单元进行了分析．采用蝶算单元输入并行结构和同址运算，能同时提供蝶形运算所需的4个操作数，具有最大的数据并行性，能提高处理速度；按照旋转因子存放规则，蝶形运算所需的3个旋转因子地址相同，且寻址方式简单；输出采取与输入相似的存储器；运算单元同时采用3个乘法的复数运算算法来实现．     

基于FPGA的FFT信号处理器的硬件实现

在分析FFT基4－DIF算法流程结构基础上，利用XilinxFoundation的集成电子开发系统设计开发了实时FFT信号处理器，并在Xilinx公司的大规模强件XC40110XL上实现，全部设计方案采用VHDL描述，提高设计效率。     

可编程逻辑器件FPGA与CPLD的发展与应用一例

简介目前应用广泛的可编程逻辑器件FPGA、CPLD的发展，并通过应用实例采用FPGA来实现FFT算法。     

基于CORDIC的基4-IFFT／FFT算法的硬件实现

该文给出了一种基于CORDIC的基4-IFFT／FFT算法,只需加减法和移位即可实现乘法。在QuartusⅡ上建立了一个VHDL无乘法器递归结构的仿真模型进行验证,在CycloneⅡ系列的开发板上完成硬件实现。实验结果表明,对于1024点的FFT运算,该文给出的算法相比于级联结构可节省55％的硬件资源。对于20MHz下的64点FFT运算,时间约为13μs。整个算法成本低,速度较快又采用模块化思想设计,可移植性强,通用性好,在可见光OFDM调制解调系统中有很好的应用前景。     

可变长FFT并行旋转因子高效产生算法及实现

为了解决FFT处理并行旋转因子产生复杂、所需存储资源多的问题,该文在分体存储器结构的基础上,提出了一种新的旋转因子存储、访问策略．该策略保证混合基4/2 FFT算法每个蝶式运算所需的3个旋转因子均可无冲突并行访问,且在同一个旋转因子查找表的基础上,使计算任意小于最大可处理长度的FFT时,各级访问旋转因子地址的产生仅与最大可处理长度有关,而与当前处理长度无关．该算法仅用一个可移位累加数寄存器,实现计算过程中旋转因子地址产生的级间切换,且使一个存储体容量及访问次数减少了一半以上．     

基于FPGA的超高速FFT硬件实现

介绍了频域抽取基二快速傅里叶运算的基本原理;讨论了基于FPGA达4 096点的大点数超高速FFT硬件系统设计与实现方法,当多组大点数进行FFT运算时,利用FPGA内部大容量存储资源,采用乒乓结构进行流型运算,提高FFT运算速度,同时保证结果的准确性;对实际硬件进行了FFT运算测试,测试结果证明了系统的可行性和正确性,并且利用该硬件系统成功完成了星载SAR实时成像处理。     

Cooley—Tukey基4FFT算法程序优化

推导出三种Ｃｏｌｅｙ－Ｔｕｋｅｙ基４ＦＦ算法的蝶算结构及旋转因子指数公因子Ｐ的简单计算公式，可显著减少求Ｐ值的次数及单次Ｐ值的运算量。给出了为避免三角函数值及倒序码值的重复计算所采取的编程技巧。     

在FPGA中实现高速FFT算法的研究

介绍了采用ALTERA公司的STRATIX系列芯片实现按频率抽取(DIF)的基2FFT算法的设计和实现，而基于FPGA的高速FFT算法的实现是SAR实时信号处理机的核心．现在常用的FFT算法方案是采用高速DSP芯片实现，但近几年可编程器件的发展使得FPGA已经成为比DSP更优越的压缩处理方式．     

基于FPGA的1024点快速傅里叶处理器设计

在对基-2FFT算法原理进行初步分析的基础上,设计了一种1 024点FFT处理器,在基于Xilinx公司的FPGA芯片的基础上,进行了控制单元、数据存储单元、选择因子生成单元和蝶形运算单元的设计.采用verilog HDL语言编程,在ISE平台上编译,利用modelsim软件进行仿真测试.测试结果表明该1 024点FFT处理器在时钟频率为100MHz情况下,处理时间为51.9μs,对于基-2处理器结构,已达到较高的运算速度.     

OFDM调制算法设计及FPGA实现

高效率的快速傅立叶变换 (FFT)的算法是正交频分复用 (OFDM)系统中的一项核心技术。文中参考一种特殊的 FFT算法 ,采用相位旋转因子代替乘法器并给出 16点 FFT算法在低成本 FPGA的实现。     

基于FPGA的蝶形运算的设计与实现

本文以FFT算法和CORDIC算法为基础,通过理论分析,提出一种改进的CORDIC流水线结构并设计了FFT的蝶形运算单元,将硬件不易于实现、运算缓慢的乘法单元转换成硬件易于实现、运算快捷的加法单元,并根据基4算法的寻址特点设计了简单快速的地址发生器。系统整体采用流水线的工作方式,使整个系统的数据交换和处理速度得以提高,经过时序仿真和硬件仿真验证,运行速度达到100MHz以上。     

一种基于FPGA的硬件神经网络设计方法

在FPGA硬件神经网络设计中激活函数的实现和数据表示方式是两个难点。本文提出了用非线性函数和21位定点法相结合来实现激活函数的逼近算法,采用源码定点表示法实现数据的硬件表示,明显减少了FPGA的资源占用,降低了激活函数逼近算法的复杂性和实现难度,最后,给出实际FPGA硬件神经网络设计实例并进行了仿真验证。     

基于FFT的伪随机码快速捕获设计与实现

本文介绍了基于FFT的伪随机码快速捕获的原理,并且对快速捕获模块的核心单元,即采样率转换单元和FFT/IFFT计算单元的FPGA实现进行了详细论述。仿真和实现结果表明,此方法能快速地捕获扩频信号中的伪随机码相位。     

基于FPGA平台的数字电视激励器的实现

该文介绍了数字电视地面广播（DVB—T）激励器的原理及其实现过程，对于数字电视发射端给出了一个比较详细的概述。接着阐述了信道编码、COFDM调制的过程。并介绍了数字电视激励器的硬件实现方案，详细说明了基于FPGA的总体设计方案，重点解决了信道编码、COFDM调制这两个整个系统的难点和核心，以及这两个模块在FPGA内部的具体实现过程。     

基于FPGA离散分数阶傅里叶变换算法的实现

为在可编程逻辑门阵列(FPGA)上实现离散分数阶傅里叶变换(DFRFT),对多种DFRFT算法进行比较分析,并选用Ozaktas提出的离散快速算法做了基于FPGA的实现。在对该算法进行理论分析的基础上,对快速算法的计算过程做优化处理,并给出仿真结果比较。在保证精度要求下,提出详细的FPGA实现方案。工程实际应用表明:该方法具有优良性能。     

基于FPGA的数字相位计在相位测距系统中的研究

结合相位测距系统详细介绍了一种数字相位计的实现方法,该方法是基于FPGA(现场可编程门阵列)芯片运用FFT(快速傅立叶变换)算法完成的。阐述了在实时高速测量场合运用FPGA器件的优势,并给出这种新型数字相位计的基本原理和具体实现过程。