Exploiting intellectual properties with imprecise design costs for system-on-chip synthesis

This paper presents an intellectual property (IP)-based system-on-chip (SoC) synthesis framework focusing on how to select IPs from different sources and how to integrate the selected IPs using on-chip buses. In order to synthesize an on-chip bus-based SoC architecture using IPs with imprecise design costs, we propose a possibilistic mixed integer linear programming (PMILP) model, which is converted into an equivalent mixed integer linear programming (MILP) model without increasing the computational complexity. Then, the equivalent MILP model is solved to decide whether each IP is selected or not, and to locate the selected IP on the optimal on-chip bus of a hierarchical bus architecture that consists of on-chip buses with different bus attributes. Experimental results on an MP3 decoding system show that the IP-centric design space with uncertainty can be successfully explored using the proposed scheme.     

总线监视器的设计

随着集成电路设计规模的不断增加，传统的验证方法学由于无法提供足够的能力来检查系统所有可能功能的正确性，已经不能满足SoC验证的需求。验证重用方法学是解决这一问题的有效途径。在SoC的验证过程中．利用总线监视器对片上总线上发生的事务进行实时监视，并将监视结果以机器可读的格式显示出来，从而可以帮助验证工程师有效地判断数据传输的正确性，达到验证单个模块和系统功能的目的。本文提出了一种SoC功能。验证平台中总线监视器的设计方法，并给出了具体的实现过程。     

通用型I2C总线的IP设计与验证

集成电路设计已经步入SoC时代,而IP设计和IP复用技术是SoC设计的重要支持。本文以通用型I2C总线为例,介绍了典型的数字IP的设计与功能验证实现。这里采用HDL-Verilog语言进行自顶向下的设计,通过搭建验证平台、提取功能验证点完成软核的功能验证,并且运用Perl开发了脚本程序以提高验证效率。     

SoC based floating point implementation of differential evolution algorithm using FPGA

This paper presents floating point design and implementation of System on Chip (SoC) based Differential Evolution (DE) algorithm using Xilinx Virtex-5 Field Programmable Gate Array (FPGA). The hardware implementation is carried out to enhance the execution speed of the embedded applications. Intellectual Property (IP) of DE algorithm is developed and interfaced with the 32-bit PowerPC 440 processor using processor local bus (PLB) of Xilinx Virtex-5 FPGA. In the proposed architecture the algorithmic parameters of DE are scalable. The software and hardware implementation of the DE algorithm is carried out in PowerPC embedded processor and hardware IP respectively. The optimization of numerical benchmark functions and system identification in control systems are implemented to verify the proposed hardware SoC platform. The performance of the IP is measured in terms of acceleration gain of the DE algorithm. The optimization problems are solved by using floating point arithmetic in both embedded processor and hardware. The experimental result concludes that the hardware DE IP accelerates the execution speed approximately by 200 times compared to equivalent software implementation of DE algorithm on PowerPC 440 processor. Further, as a case study an Infinite Impulse Response (IIR) based system identification task on SoC using the developed hardware accelerator is implemented.     

一种改进的高速彩票总线仲裁器

随着半导体工艺的发展,片上系统(System-on-Chip, SoC)内部集成的不同功能IP(Intellectual Property)核越来越多。各IP核通过总线方式连接,多核同时抢占总线很大地制约了片上系统的性能。高效的总线仲裁器可以解决多核抢占总线引起的冲突和竞争问题,提升片上系统性能。该文提出一种改进的高速彩票总线仲裁器。使用4相双轨协议代替时钟实现彩票抽取机制以防止彩票丢弃,采用异步流水线交叉并行的工作方式以提升工作速度。在NINP(NonIdling and NonPreemptive)模型下通过65 nm CMOS工艺的Xilinx Virtex5板级验证,相比经典彩票仲裁器和动态自适应彩票仲裁器,具有更好的带宽分配功能,有效避免撑死和饿死现象,工作速度提高49.2%以上,具有一定的功耗优势,适用于有速度要求的多核片上系统。     

参数化总线桥的设计及其可重用性测量

基于IP重用的设计方法是提高SoC设计效率的有效途径。为了使IP可以多次重用于不同系统体系结构和不同应用场合,应该尽可能提高IP的可配置能力,参数化设计是实现可配置的一种常用方法。文中研究了一个参数化总线桥IP软核的设计,并使用LOC作为度量指标定量地分析了参数化设计方法和非参数化设计对IP可重用性带来的影响。     

SoC片上总线技术的研究

在SoC设计中,经常会遇到一些问题,包括IP核移植性、设计复用、设计验证,以及公共设计平台的搭建。如何有效地解决这些问题,使得设计SoC系统就像设计微机系统那样方便快捷,这就是片上总线系统提出的目的。本文通过对AMBA, AVALON, OCP,WISHBONE等SoC总线的比较,分析了SoC片上总线技术。     

SoC系统中AHB/VCI Wrapper的设计及验证

文章描述SoC平台的片内总线到VCI标准接口的转换部件的设计实现.它可以把带有VCI标准接口的IP模块和AMBA AHB系统总线连接起来.研究内容主要包括两部分:第一,在VCI标准Rev2.0版本的基础上,参照BVCI协议要求完成一个AMBA AHB系统总线与VCI标准接口的转换部件-AHB/VCI Wrapper;第二,利用总线功能模型(BFM)思想,为AMBA总线和BVCI接口建立相应的BFM模型,在此基础上,完成对AMBA总线控制部件和AHB/VCI Wrapper的功能验证.该平台具有很好的可重用性.     

基于8位CPU核的混合信号SoC验证技术

教模混合系统芯片（SoC）验证技术是SoC设计中的一个难点。文中基于8051核总线构建一个8位SoC设计验证平台,利用NC-SIM的数字仿真环境和Hsim的模拟仿真环境相结合的方式,对整个混合电路进行验证。该验证环境是建立在IP复用规范的基础上,具有很强的可移植性。同时该环境使用的激励文件和IP可以被一起设计复用,因此在仿真精度和仿真速度都能够得到保障的前提下,可以大大减轻电路混合验证的工作量。通过该混合验证环境,成功设计一个8位SoC芯片,功能和性能指标都达到用户要求。     

基于V93000的SoC中端口非测试复用的ADC和DAC IP核性能测试方案

 SoC(System-on-a-Chip)芯片设计中,由于芯片测试引脚数目的限制以及基于芯片性能的考虑,通常有一些端口不能进行测试复用的IP(Intellectual Property)核将不可避免地被集成在SoC芯片当中.对于端口非测试复用IP核,由于其端口不能被直接连接到ATE(Automatic Test Equipment)设备的测试通道上,由此,对端口非测试复用IP核的测试将是对SoC芯片进行测试的一个重要挑战.在本文当中,我们分别提出了一种基于V93000测试仪对端口非测试复用ADC(Analog-to-Digital Converter)以及DAC(Digital-to-Analog Converter)IP核的性能参数测试方法.对于端口非测试复用ADC和DAC IP核,首先分别为他们开发测试程序并利用V93000通过SoC芯片的EMIF(External Memory Interface)总线对其进行配置.在对ADC和DAC IP 核进行配置以后,就可以通过V93000捕获ADC IP 核采样得到的数字代码以及通过V93000 采样DAC IP 核转换得到的模拟电压值,并由此计算ADC以及DAC IP 核的性能参数.实验结果表明,本文分别提出的针对端口非测试复用ADC以及DAC IP 核测试方案非常有效.     

基于简单随机抽样的大数据可信性验证方法

针对大数据的可信性验证问题,本文提出了一种大数据可信性验证方法以验证数据来源和数据内容的可信性.本文首先通过验证数据属主的身份证书来实现数据来源可信性的验证,再在简单随机抽样和可聚合的广播签名方案的基础上,设计了一个交互式质询-应答协议,使得用户只需抽样少量数据就能以高置信率验证数据内容的可信性.理论分析和实验结果表明,本文方法是安全的,且性能开销在合理范围内,能够实现大数据的可信性验证.     

A Security Framework for NoC Using Authenticated Encryption and Session Keys

Network on Chip (NoC) is an emerging solution to the existing scalability problems with System on Chip (SoC). However, it is exposed to security threats like extraction of secret information from IP cores. In this paper we present an Authenticated Encryption (AE)-based security framework for NoC based systems. The security framework resides in Network Interface (NI) of every IP core allowing secure communication among such IP cores. The secure cores can communicate using permanent keys whereas temporary session keys are used for communication between secure and non-secure cores. A traffic limiting counter is used to prevent bandwidth denial and access rights table avoids unauthorized memory accesses. We simulated and implemented our framework using Verilog/VHDL modules on top of NoCem emulator. The results showed tolerable area overhead and did not affect the network performance apart from some initial latency.     

用于测试SDRAM控制器的PDMA

设计了一种用于测试SDRAM的可编程直接存储器存取控制模块(PDMA)，把设计的PDMA作为IP软核，在基于PCI环境的RTL仿真平台上进行功能仿真、综合并将结果下载到PFGA上，建立基于FPGA的测试平台进行硬件测试验证。结果表明，板上PDMA工作频率66MHz，达到快速访问的设计要求。PDMA仿真了多个IP与SDRAM的数据交换，并且建立在通用的PCI环境下。因此本设计方法和建立的仿真测试环境可用于不同的IP，是解决不同IP开发中十分重要的仿真测试方案，大大缩短了IP开发的测试和验证的时间，对于发展IP软核有重要意义。     

USB主机控制器端串行接口引擎IP的实现

通用串行总线USB是当前主流的计算机外设接口的总线标准。设计实现USB各功能模块的IP核对于SoC领域发展具有重要的现实意义。本文介绍了主机控制器端的串行接口引擎IP的设计、电路的功能仿真、综合以及验证等过程，提出并讨论了基于中科SoC开发平台的软／硬件协同设计验证的IP设计方法。结果表明该IP在功能和时序上符合USB技术规范1．1版本。达到了预定目标。     

基于UVM的功能覆盖率驱动SDIO IP验证

在研究SDIO接口协议的基础上,采用以功能覆盖率驱动的验证方法和UVM验证方法学,构建了一个完整的SDIO IP验证平台。在自测试仿真实验中,通过各种测试用例,最终实现了功能覆盖率的收敛。仿真结果表明,该平台可以用于验证复杂的SDIO接口协议,且具有可复用性,可用于SoC系统的验证,缩短验证流程。     

SoC中多层AHB总线的断言验证应用

随着SoC设计复杂程度的不断提高,芯片的功能验证面临的挑战越来越大。断言作为一种描述属性的方法,可以快速地验证设计代码是否满足系统要求。基于断言的验证方法学近年来发展极为迅速,应用也越来越广泛。在基于Multi-layer AHB总线架构上的SoC系统验证过程中,采用System Verilog Assertion验证方法,证明SVA是SoC设计过程中功能验证的一种有效的验证方法。     

AHB总线在密码SoC中的设计与应用

为了提高密码SoC的接口的规范性能和系统的整体性能,提出了一个基于AMBA总线规范高性能总线AHB的多密码算法IP核的集成方案。首先对AHB高性能总线进行了FPGA实现,并在此基础上实现了多个密码算法IP核与AHB总线的挂接,完成了基于AHB总线的片上系统集成。最后对AHB总线和密码算法集成进行了仿真和FPGA测试,并验证了实现的正确性。     

基于ZYNQ-7000的1553B总线接口设计

Zynq-7000 系列是由 Xilinx 公司研发制造的处理平台结构，具有可编程、可拓展的特征，归属于 SoC 芯片，将 FPGA 和 Cortex-A9 双核 ARM 有机融为一体。我们在利用 Vivado 对 Zynq-7000 系列芯片进行开发的过程当中，可以同时使用自己创建的 IP 核以及 IP Catalog 中的 IP 核，具备个性化、机动灵活的特性。文章简要论述了 Zynq-7000 系列芯片的功能，浅谈了 1553B 接口总线的工作原理和特点，以及根据 1553B 总线的特征及协议如何在 Vivado 中利用 Zynq-7000 提供的自定义 IP 核实现 1553B 总线接口方案的设计，提升接口性能，简化应用，降低成本。     

用于SoC的SPI接口设计与验证

给出了一个可用于SoC设计的SPI接口IP核的RTL设计与功能仿真。采用AMBA2．0总线标准来实现SPI接口在外部设备和内部系统之间进行通信,在数据传输部分,摒弃传统的需要一个专门的移位传输寄存器实现串／并转换的设计方法,采用复用寄存器的方法,把移位传输寄存器和发送寄存器结合在一起,提高了传输速度,也节约了硬件资源。采用SoC验证平台进行SoC环境下对IP的验证,在100MHz时钟频率下的仿真和验证结果表明,SPI接口实现了数据传榆,且满足时序设计要求。     

SoC片上总线综述

随着以IP核复用为基础的SoC设计技术的发展,工业界及研究组织积极从事相关IP互联标准方案的制定工作,从目前的研究和发展看,影响力较大的有IBM公司的CoreConnect、ARM公司的AMBA和SilicoreCorp公司的Wishbone。基于现有IP互联接口标准技术的发展现状,本文对这三种SoC总线技术进行了详细介绍。