相位噪声模拟器实现技术研究

研究Ka频段通信卫星系统信道相位噪声模拟方法与硬件实现技术。提出在中频采用多级IIR滤波器并联的形式产生幂律分布噪声,用于实现相位噪声特性模拟的方法。给出IIR滤波器组的设计方法以及相位噪声的模拟精度,并基于FPGA+DSP硬件平台实现了相位噪声模拟器,实测曲线表明其模拟范围优于Aeroflex信道模拟器。     

基于CPU+FPGA的临近空间信道模拟器

针对临近空间通信信道中的气象性损耗和非气象性损耗进行了理论分析,着重研究大气吸收损耗、降雨衰减和多径衰落等信道传播特性的建模方法,建立临近空间信道模型;提出了一种基于中央处理器(central processing unit,CPU)和现场可编辑门阵列(field-programmable gate array,FPGA)的临近空间信道模拟器软硬结合实现方案,并对希尔伯特变换和多普勒频移的实现方法进行分析;结合卫星导航模拟器和信号发生器产生的实际信号对信道模拟器的性能指标和统计特性进行测试;实测结果表明,信道模拟器输出信道衰落的各项统计特性符合理论结果,信道模拟器可实现分辨率和最大值分别是5 ns和5115 ns的多径相对时延以及分辨率和最大值分别是1 Hz和1.6 MHz的多普勒频移;该信道模拟器可辅助分析临近空间信道环境对信号传播的影响.     

基于FPGA和多DSP的多总线并行处理器设计

设计了一种用于目标识别与定位的基于FPGA和多DSP的多总线并行处理器,其特征在于将FPGA作为系统数据缓存、通信与控制中枢,以此为核心,通过数据与控制总线联接端口控制CPLD芯片,通过EMIF总线分别联接DSP(A)、DSP(B)和DSP(C)处理芯片;端口控制CPLD芯片的输入端联接多路并行ADC模数转换芯片,输出端口联接LCD输出显示模块;有源晶体振荡器与FP-GA芯片联接,FPGA芯片将有源晶体振荡器分为4路时钟信号输出,分别输出到CPLD和3片DSP芯片;设计改进了传统采用单DSP搭建信号处理器模式,实际测试的系统内部数据传输速度达到100M,系统最大处理能力可以达到7200MIPS,具有功能强、性能指标高、结构紧凑的优点。     

基于DSP与FPGA的船用雷达信息采集卡的设计

采用DSP与FPGA相结合的方案,设计了一款雷达回波信号采集卡。此设备主要用于小型VTS系统、中小型船舶以及航海操纵模拟器中。DSP与FPGA相结合构成快速传输通道,为雷达回波采集处理提供有力保障。现场可编程门阵列(FPGA)灵活性强,内部逻辑功能可以根据需要在系统中配置,其作为DSP的辅助芯片为AD提供时钟,协同AD完成模拟信号的采集与传输,同时完成外部接口的逻辑转换,充分发挥它的灵活性优点。主控芯片DSP主要用于信息处理和整个硬件模块的控制。     

全数字化PET系统时间信号基准模块设计

为了满足为全数字化PET（正电子发射断层扫描仪）系统中前端电子学模块提供时间信号基准的时钟信号的要求,采用FPGA和AD9516-4芯片设计了一种时间信号基准模块。针对时间信号基准的要求,提出了通过参考基准频率由锁相环产生高频信号,同时利用分频器实现了对高频时钟信号的分频,并用LVDS（低电压差分信号）模式对生成的多路时钟信号进行输出,从而获得了多路频率、相位、幅值均相同的同步时钟信号的方法。相比于其他方法实现的时钟分配模块,本方法具有高精确度,低功耗和高稳定性的特点。该模块已经在全数字化PET系统中使用,验证了该模块具有高精确度和高稳定性的特点。     

基于LabVIEW和FPGA的模拟信号源设计

介绍了一种基于PC 机、FPGA 和数字频率合成技术（DDS）的隔离型任意波信号发生器的设计方法;利用LabVIEW 虚拟仪器设计上位机软件控制平台,利用基于FPGA 的DDS 技术实现下位机硬件设计,通过局域网将软硬件平台连接起来构成具有64路有独立地线系统的模拟信号源,输出频率（DC）达8 kHz,幅度0～70 V。     

无线宽带802.16/WiMAX的信道仿真

研究了利用MATLAB对非视距(NLOS)和多地型通信环境下的无线宽带802.16/WiMAX的信道仿真。通过建立基于802.16 OFDM PHY的基带模型后仿真,评估NLOS环境下802.16/WiMAX信道在不同调制模式以及两种常用均衡器下的主要性能：宽带无线信道的多路和散射特性(延迟扩展、角度扩展和Doppler扩展),平均信号干扰脉冲噪声比(SINR)。该研究为后续的系统层计算机仿真和多用户模式计算机仿真提供了良好的理论基础,为FPGA/DSP设计提供了技术参考。     

基于DSP和FPGA直接数字频率合成系统的设计

在研究微硬盘读写通道时,模拟伺服信号的信号发生器必不可少。本文研究了一种基于DSP和FPGA直接数字频率合成技术组成的程控信号发生器,其频率分辨率可达0．001Hz,波形输出的频率、幅值和相位精度高,稳定性好,且失真度低。该方法与传统实现方式相比,电路实现简单、易修改,便于程控并可模拟各种伺服信号。     

基于时钟同步技术在数据采集系统中的应用

介绍了一种系统时钟信号同步设计。为了提高系统时钟同步技术以及系统的可靠性,以现场可编程阵列（FPGA）代替传统的处理器为控制核心,采用锁相环（PLL）和Verilog硬件描述语言进行设计,达到复位实现时钟同步目的。实践证明,该设计运行稳定,可靠性强,适合在高速工作时钟下工作。     

基于FPGA和有限状态机的守时系统设计

通过对现阶段守时系统实际应用情况和技术特点的分析,提出了一种新的守时系统设计方案,设计了一个基于FPGA和有限状态机的守时系统;采用恒温晶振组成本地时钟,与GPS/北斗时钟源共同作为系统的输入信号,利用FPGA设计守时系统的基本电路和有限状态机,并对调频调相部分和外部D/A转换电路进行控制,实现本地时钟与时钟源完全同频同相输出,从而快速获得高精度的时间基准,并能在GPS/北斗失锁后对时钟源信号进行保持,实现通信系统的时间同步。     

实时仿真系统信号复用/解复用算法设计

硬件在回路实时仿真是研究复杂机电系统过程中的一个重要环节,由于仿真通道数量有限,不能满足复杂机电系统大量信号的同步仿真需求。提出一种信号复用/解复用算法,其基本思想是信号复用算法在仿真器的FPGA中实现,将仿真信号复用重组,并在一个仿真周期内通过同组仿真输出通道分批发送;信号解复用算法在接口板卡CPLD中实现,根据解析出的同步时钟信号和寻址信号,将重组信号还原,并发送给被测控制器。仿真结果表明,提出的复用/解复用算法实现了大量的仿真信号通过少量的仿真输出通道与被测控制器同步交互,解决了实时仿真系统中仿真通道不够用的技术难题。     

神经网络正弦信号发生器

针对正弦信号发生器设计中，直接数字频率合成技术存在相位截断误差的问题，以神经网络为技术基础，以FPGA为硬件核心，提出了一种新型的高频正弦信号发生器设计方案，有效克服了上述问题。阐述了这种方案的工作原理、电路结构以及设计思路和方法。经过设计和仿真测试，系统的主时钟频率可以达到95 MHz且不占用ROM存储空间，输出的正弦信号为2.5 MHz时，输出信号的杂散抑制为80 dB，可见该方案资源占用率低，无相位截断，输出信号杂散小且输出频率较高。     

一种零值测试基带信号源设计

北斗是我国自主研发并独立运行的全球卫星导航系统,为了解决北斗导航系统的基带信号调试处理难题,提出了一种零值测试基带信号源设计方案。针对导航系统信号通道多、信号传输速率高且时钟信号精度要求高的特点,单板上集成高性能FPGA和DSP处理器,系统采用模块化设计,采用直接数字射频信号发射技术及高速时钟系统设计,信号源可模拟并输出多制式多路调制基带信号,可完成4通道射频信号采集以及4通道直接射频信号的产生,可灵活配置工作参数及设备工作状态的实时监测。该信号源在北斗导航系统的研发过程中获得成功应用,实验结果表明,该信号源兼备收发两大信号处理链路功能,系统具有通用性强、配置灵活、稳定性好等特点,解决了导航系统领域基带信号调试处理难题。     

FPGA实际可用性评估与发展趋势分析

根据现场可编程门阵列(FPGA)的发展现状,对FPGA器件的实际可用性进行评估,从可重构逻辑的利用、CPU软核/硬核的选择、内部块缓存的利用、输入/输出资源的利用、数字信号处理器固核的利用及时钟频率的可用范围进行研究,并给出FPGA的发展趋势。理论分析证明,Slice的利用率不宜高于85%,应选择有良好工具支持的软硬核厂商,并且所有的I/O信号须经过寄存器处理。     

基于FPGA与DSP的数字下变频技术实现

本文通过FPGA器件与DSP器件协同工作的模式来实现数字下变频（DDC）,完成了工程实现,给出了在特定输入信号下的DDC输出结果。在设计初期阶段,利用Matlab设计系统整体方案并完成模块划分,还对模块建模及优化。FPGA器件采用Xilinx公司Spartan-3ADSP系列的XC3SD3400A,而DSP器件则采用TI公司的TMS320C6416T。     

基于FPGA与ARM的多路时序控制系统设计与实现

介绍了基于FPGA与ARM7的多通道、多时间范围的同步时序控制系统,采用FPGA实现20路高精度的信号延时输出控制,通过ARM7的数据总线接口实现了ARM与FPGA的数据交互;重点介绍了系统的硬件电路设计、ARM与FPGA总线的设计和FPGA内部程序模块的设计;各通道的输出信号类型与延时时间等参数均可以通过人机接口现场配置,也可以通过上位机软件来配置;该设计可以保证各通道信号通过外触发信号为基准来进行延时输出,系统的延时时间精度小于2μs;ARM7处理器芯片采用PHILIPS公司的LPC2214,FPGA采用Altera公司Cyclone系列的EP1C12Q240;采用硬件描述语言Verilog HDL来设计延时模块,延时精度达到1μs;该系统在靶场测试中验证了其正确性和有效性。     

全数字变速率MSK调制信号的研究与实现

最小频移键控（MSK—Minimum Frequency Shift Keying）是二进制频移键控（BINFSK—Binary Frequency Shift Kev—ing）的一种特殊形式,由于这种调制方式具有频带利用率高、带外辐射较小的优点,因此它在数字通信系统中已得到了广泛的应用。本文简要介绍了MSK信号的产生...     

自确认压力传感器硬件平台设计

自确认压力传感器是一种不仅能输出压力测量值,并且能对其自身工作状态进行在线评估的新型压力传感器。系统利用TMS320F2812和TMS320C6713组成双处理器系统,完成对自确认压力传感器八路信号的同步采集和信号调理,然后利用DSP实现传感器的故障检测、诊断、自确认参数计算等复杂运算,将确认的测量值,测量值确认的不确定度,传感器状态输出给上位机或用户。实验结果表明,该系统实现了自确认压力传感器的各项功能,通过修改DSP软件部分,可以应用于其他传感器信号的数据采集与处理。     

超声波传感器深度增益补偿电路设计

为了补偿超声探伤信号在动车组转向架中的传播损耗,利用超声波传感器,根据深度增益补偿的基本原理和微弱信号在不同深度处的衰减规律,设计了基于现场可编程门阵列(FPGA)的数字可控制式的增益放大补偿方法和电路。由XC6SLX16型FPGA的PLL模块产生精确的时钟控制信号,并输出数字量到DA芯片产生补偿电压曲线控制AD8330的放大增益倍数,再使深度补偿增益后的回波模拟信号进入LTC2249芯片内转换成数字信号,以便为下级数字信号再处理使用。实验结果表明:在超声波探伤仪系统的电路输入端加入频率为5 MHz、峰峰值为2 mV的正弦波激励后,通过改变步进值为5 dB的3种不同增益的大小,可以实现不同的放大增益,使衰减得到补偿。     

基于FPGA并行技术的多通道被动声呐信号模拟

利用FPGA并行技术,采用软实时的嵌入式处理器与高速硬实时的可编程FPGA模块结合方式实现了128路被动模拟信号的高速实时动态生成;系统由一路信号实时产生出具有不同相位和噪声的128路信号;实时系统将一路信号下发后,FPGA通过并行插值运算产生不同通道间的时延,叠加高斯背景噪声信号后经乒乓缓存输出;系统以192kHz输出采样率每333μs更新缓冲区数据,由此输出节拍控制装订参数与实时计算节拍;系统测试结果表明生成128路的模拟信号可编程FPGA工作时钟只需要12M即可保证连续输出,需要系统开辟的输出乒乓缓冲区大小为32K,可保证系统在最高采样速率下实时计算输出被动辐射噪声信号,满足系统实时性要求.