AES算法的可配置硬件结构设计与实现

在分析AES算法的基础上,介绍了该算法各模块的设计实现方法,并将加解密运算结构设计为1个统一的结构。通过对密钥生成算法的分析,将3种密钥长度的密钥生成算法进行了可配置设计,使该设计能够实现加解密功能。该设计通过了FPGA仿真验证,与传统设计方案相比大大减小了硬件资源的消耗。     

基于龙芯SIMD技术的AES加解密优化

高级加密标准AES是Linux系统中安全网络协议采用的主流的加解密算法。该文通过分析AES加解密算法,结合龙芯平台的体系结构特征,提出基于多媒体指令扩展（SIMD技术）优化AES性能的方法。优化前后的安全文件传输协议Sftp（AES加解密）数据传输结果表明,龙芯SIMD技术优化AES算法减少了加解密时间,有效地提高了Sftp的网络传输速率。     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

一种资源共享的快速加解密AES算法的实现

针对AES算法的特点,提出一种适用于在FPGA上实现的快速加解密资源共享的AES算法。对传统的AES加解密的s_box进行变换,使用一张查找表实现了加解密过程的资源共享,有效的节省了硬件实现面积。并对AES加解密的列混合变换进行了改进,从而达到资源共享,节省资源。本方案对轮密钥扩展,列混合变换及其逆变换等操作进行了优化处理,并在加密计算及解密计算中对S-盒,列混合变换等关键计算部件进行了复用,并且采用AES轮内流水结果和密钥并行处理,可在一块芯片上同时支持128位、192位、256位三种密钥长度的加解密算法。实验结果表明本设计相比于其他设计具有更高的性能。     

AES算法介绍及其流水线设计研究

Rijndael算法是美国21世纪先进加密标准(AES)。该文首先简要介绍AES算法的加解密流程,同时针对流水线设计在硬件实现中的高效特点,在对AES算法基本结构和循环展开结构进行分析的基础上,对AES算法的加解密部分进行了内、外部流水线的设计,并对几种设计结构的性能进行了一定的比较和思考。     

基于AES与RSA的BLE门禁管理系统的数据加密

针对AES密钥管理中存在的安全性不高和RSA不适合大数据量加/解密的缺陷,为保障用户的敏感信息以及BLE门禁设备的重要数据,本文提出了采用AES与RSA混合的加密体制。利用AES算法来加/解密敏感数据,RSA算法来加/解密AES算法的密钥。然后,采用DBMS外层加密方式和字段级的加密粒度,在BLE门禁管理系统中实现对"敏感数据"的加/解密处理,以及混合加密体制下密钥的管理,保证了数据的安全性与可靠性。     

AES的高性能硬件设计与研究

分析了高级加密标准算法（AES）的原理，并在此基础上对AES的硬件实现方法进行研究，用硬件设计语言（Verilog HDL）描述了该算法的基本过程和结构。完成了分组长度为128比特的AES加／解密芯片设计。仿真结果表明，在时钟频率为25MHz前提下，加／解密速度达3Gbit／sec。处理速度达到世界领先水平。     

WLAN数据加密技术中AES算法的分析与改进

分析了wLAN安全标准IEEE8021li中使用的AES数据加密算法,重点解析了AES算法中的SubBytes、ShiftRows、MixColunms和AddRoundKey个操作。同时针对AES算法密钥数量多、管理效率不高的缺点,采用AES与ECC混合加密机制,通过ECC算法来实现对AES密钥的加解密,从而提高7WLAN安全性中数据加解密的效率和性能。     

WLAN数据加密技术中AES算法的分析与改进

分析了WLAN安全标准IEEE802.11i中使用的AES数据加密算法,重点解析了AES算法中的SubBytes、ShiftRows、Mix-Columns和AddRoundKey四个操作。同时针对AES算法密钥数量多、管理效率不高的缺点,采用AES与ECC混合加密机制,通过ECC算法来实现对AES密钥的加解密,从而提高了WLAN安全性中数据加解密的效率和性能。     

无线网络化传感器中的AES VLSI设计

提出了一种高性价比的先进密码算法（AES）加／解密系统超大规模集成电路〈VLSI）实现方案。为了减少硬件开销,采用模块复用技术对AES的2个核心运算部件（字节代换和列混合）进行了硬件可逆设计;为了提高加／解密速度,采用了轮间和轮内相结合的流水线结构;设计了一种轮密钥扩展结构,解决高速加／解时轮密钥分配的同步问题。实验结果表明：该设计不仅能够正确实现高速的AES加／解密运算,而且,与其他同类设计相比,具有更高的性价比。     

基于十进制改进的AES算法研究

为使AES算法能在低端设备上应用,且适用于十进制数加密,通过对十进制加密原理和随机加密算法的深入研究,发现在AES中加入随机变量,并适当的修改AES,如:将AES中字节移位改为随机算法用字节交换,随机加密部分用字节交换与四种加密运算,可以有效的提高加解密速度。该文的重点也在于此。经检验,该算法加密强度和AES相当,却适应于十进制数的加密。     

基于时间标签的以太无源光网络下行加密方案

为解决以太无源光网络下行数据传输的不安全性问题,提出一种基于时间标签函数的加密方案。将高级加密标准算法与时间标签相结合形成密钥,完成下行数据的加密,通过在光线路终端和光网络单元两端增加一个加/解密模块,避免密钥通过不安全的信道传输,并给出时间标签提取与同步以及密钥动态更新与同步问题的解决方案。实验结果表明,与传统加密方案相比,该方案具有延时低、吞吐量高、安全性高等优点。     

改进的AES算法在智慧住区门户中的应用与实现

智慧住区信息门户系统中包含着大量及涉及居民生命财产安全的敏感数据,为了保证这些数据的保密性,采用优化的AES加密算法对这些数据进行加密,在保证数据安全的同时,减少了加密时间,从而减少了通信延时,提高了系统的性能.分析了高级加密标准AES的原理和加解密流程,针对AES算法加解密过程耗时相差较大的问题,在列混合和逆列混合运算时采用有限域GF（2^8）上最简形式的矩阵,减少了解密过程的运算量,使加解密过程耗时差减少了.在此基础上对加解密过程进行了合并优化,在保证加密速度的同时,减少了算法所占用的存储空间.在Visual Studio 2010平台上,使用C语言实现了几种AES优化算法在智能家居中的应用,结果显示,所提的优化算法有较高的执行效率,并占较少的存储空间.     

基于小型FPGA的快速AES算法研究

AES算法在实时数据加密中的应用对其处理速度及在FPGA中实现的功耗和成本提出较高要求。针对上述情况,介绍一种基于小型FPGA的快速AES算法的改进方法,通过微处理器完成AES算法中的密钥扩展运算,同时采用共享技术实现加密和解密模块共享同一密钥。实验结果表明,该方法可有效提高处理速度,节省FPGA资源,降低芯片功耗。     

可重构的串行高级加密标准加解密电路设计

为了进一步提高高级加密标准(AES)算法在现场可编程门阵列(FPGA)上的硬件资源使用效率,提出一种可支持密钥长度128/192/256位串行AES加解密电路的实现方案。该设计采用复合域变换实现字节乘法求逆,同时实现列混合与逆列混合的资源共享以及三种AES算法密钥扩展共享。该电路在Xilinx Virtex-Ⅴ系列的FPGA上实现,硬件资源消耗为1871slice、4RAM。结果表明,在最高工作频率173.904MHz时,密钥长度128/192/256位AES加解密吞吐率分别可达2119/1780/1534Mb·s^(-1)。该设计吞吐率/硬件资源比值较高,且适用支持千兆以太网。     

AES算法的分析与实现

Rijndael算法是美国21世纪先进加密标准（AES）。文中介绍了AES算法的基本结构及其加解密的流程;在此基础上,使用VC＋＋6．0编程实现了192位的AES加解密算法,并对其加解密结果进行充分验证,收到良好效果。     

基于AES的数字图像置乱方法

以图像信息安全问题为背景，介绍了高级加密标准（AES）：Rijndael算法，并在此对称分组密码算法的基础上，提出了密钥控制下采用AES算法进行图像置乱与恢复的方法。该方法既安全又简便。实验结果显示了图像置乱的效果，通过直方图的比较对此进行一定的分析，结果表明，这种方法能达到较好的加密与解密效果，而且易于实现。