时序逻辑电路中若干问题的探讨

根据数字逻辑电路设计的经验，对时序逻辑电路部分的一些概念和方法问题提出了看法，并举例作了详细的讨论。     

时序逻辑电路设计的Petri网方法

1 引言 Petri网是一种系统模拟和分析的工具,它可以揭示出被模拟系统在结构和动态行为方面信息,利用这些信息可以对被模拟系统进行性能评估并提出改进系统的建议,从而设计出一个高质量的实际应用系统。文[1,2]利用Petri网的特性分别给出了组合逻辑电路和时序电路的Petri网分析方法,其基本思想是将已设计好的逻辑电路转化成Petri网,利用Petri网的各种分析方法(可达树、状态矩阵)进行分析。时序电路的设计是分析方法的逆过程,是根据给定的状态图或通过对设计要求的分析得到的状态图,设计出时序电路的过程;时序逻辑电路可分为同步和异步,然而采用传统的时序电路的设计方法时,即使是同步时序电路的设计也需要     

基于同步时序逻辑电路设计的数字逻辑教学实例设计

同步时序逻辑电路的设计是数字逻辑课程中的教学难点之一,通常只进行纯理论的讲解.通过结合工程型人才培养目标,从理论与实践相结合的教学理念出发,基于Protues 8.0软件平台,研究数字逻辑电路的应用型、创新型、综合型教学案例,设计了利用不同的触发器实现的同步时序逻辑电路.通过案例的设计,使学生在理论上掌握了同步时序逻辑...     

异步时序逻辑电路的分析与设计

异步时序逻辑电路状态的改变必须考虑外部输入信号以及对应存储器的时钟端或控制端有无信号作用,这是分析与设计的一个难点。针对这一难点进行了详细的讨论,通过系统框图给出了分析和设计的一般步骤;总结了分析和设计中对一般问题的解决方法以及应该注意的问题。通过举例验证了该方法的正确性、通用性和快速性。     

一种分析时序逻辑电路的补充方法

介绍一种分析时序逻辑电路的补充方法,并应用于教学实践中。其特点是原理简单、易于理解、直观方便,相对于传统的分析方法,避免了对次状态方程的分析处理计算,有时比传统方法简便、快捷。通过两个示例展示其优越性。     

基于组合逻辑最小化技术的时序逻辑综合方法

介绍一种以组合逻辑最小化工具为基础，提出按满足压缩状态表约束关系进行状态分配的新思想，通过一系列的转换，可完成从描述时序逻辑的原始状态表到满足该状态表状态转换要求的由ＰＬＡ作为组合逻辑部件的时序逻辑电路的转换。由于该时序逻辑综合新方法在处理过程中要涉及解大型覆盖表的问题，为此提出满足压缩状态表约束关系的状态分配的简化算法。文中用一些实例说明简化算法的具体运算过程。结果表明简化算法可导出满足原始状态表的较简化的时序逻辑表达式。     

同步时序逻辑电路的时钟脉冲及稳定输出的设计策略

~~同步时序逻辑电路的时钟脉冲及稳定输出的设计策略$山西大学商务学院@樊东燕     

RTL综合中基本时序逻辑元件的综合方法研究

锁存器与触发器的综合是RTL综合中时序逻辑综合子系统的主要研究问题之一，不同的RTL时序电路描述综合出的元件各不朴同。文中从VHDL语言的RTL描述特征手术，研究了RTL综合中锁存器与触发器的综合方法，阐述了采用锁存器及触发器的各种不同情况，同时说明如何才能正确地区分锁存器及触发器，文章最后的实验结果验证了该方法。     

粒计算在数字逻辑电路分析与设计中的应用

逻辑优化是数字逻辑电路分析与设计的关键,对于降低系统复杂性,减少系统功耗和提高系统安全性有重要作用。随着数字逻辑电路规模的不断扩大,传统的理论将面临新的挑战。从知识工程角度看,逻辑优化的本质是知识约简的过程。粒计算(granular computing,Gr C)是处理大规模、复杂问题的人工智能新方法。在简述现有逻辑优化算法和粒计算理论发展现状的基础上,研究了粒计算理论中的等价关系、相容关系、覆盖等知识模型以及用粒矩阵刻画的知识发现算法,指出了将其应用于大规模数字逻辑电路逻辑优化的研究方向与研究思路。     

时序逻辑电路的Petri网分析方法

本文应用带抑止弧的增广Ｐｅｔｒｉ网，建立了基本门电路和常用触发器的Ｐｅｔｒｉ网模型，讨论了运用该模型描述同步和异步时序逻辑电路，给出了增广Ｐｅｔｒｉ网的矩阵描述和状态转移方程，在此基础上提出了同步和异步时序逻辑电路统一分析的Ｐｅｔｒｉ网方法。     

基于Matlab的时序逻辑电路的实验教学探索

以同步七进制计数器为例,结合Matlab的SimuLink仿真工具箱设计组织了高职《数字电子技术》课程的时序逻辑电路的实验教学内容。通过Matlab仿真技术,让学生形象直观地观察逻辑电路运行时各关键点的波形变化,在加深理解的同时也提高了实验的效果。     

基于虚拟可重构平台的时序电路演化设计

目前,电路进化设计是演化硬件研究的主要方向之一。而时序电路由于存在反馈环不便于进行电路描述和软件仿真。文中对时序电路的演化设计方法进行了改进,提出了专门针对时序电路演化的虚拟可重构平台,建立起电路编码与HDL代码的映射关系。应用TEXTIO和MATLAB来辅助仿真测试过程,使测试向量数量巨大、难以处理的问题得到很好地解决。最后调用ModelSim完成了FSM的演化实验。实验结果验证了基于此平台演化时序电路的可行性和有效性。     

CircuitVerse: A Simulator for Teaching and Learning of Digital Logic Circuit

Digital Logic is a fundamental course of majors in electronic information. The simulation experiment is an essential measure to help students understand the principles of digital logic. It can improve the efficiency of physical experiments and decrease instrument damage caused by operating errors. CircuitVerse is an open-source and Web-based tool of circuit design and simulation for teaching purposes. And now, teachers and students in many colleges and universities use it to assist teaching and learning. Firstly, through a particular example, the features of CircuitVerse and its usage are explained. Secondly, we briefly introduce the application of CircuitVerse in our teaching as well as the following development plans. We believe that our introduction can help teachers understand the software and how to make full use of this tool.     

一种新型逻辑函数化简方法——立体化简法

文章在卡诺图化简法的思想基础上设计了一种新型的逻辑函数化简方法——“立体化简法”。用逻辑函数立方体代替卡诺图来表示逻辑函数,在三维立体空间进行逻辑函数的化简,既保持了卡诺图化简法方便、直观、容易掌握的优点,又使得可以方便化简的逻辑函数变量增加至六个;如果采用达到卡诺图化简法五、六变量逻辑函数化简的难易程度的方法,可使化简的逻辑函数变量增加至九个。这种新型的逻辑化简方法使得五、六变量逻辑函数的化简变得非常简单、方便,也使得九变量以内的逻辑函数的化简变得直观、可行。     

基于HDL仿真的同步时序电路演化方法

时序电路存在反馈环,不便于电路描述和软件仿真,很难进行演化。为此,以D触发器和逻辑门为基本单元,构建描述时序电路的全向连接电路网络模型。建立电路编码、电路拓扑与硬件描述语言(HDL)代码文件之间的映射关系,设计由电路编码获取相应HDL代码的方法,利用批处理技术实现电路评估过程的自动运行。四倍分频器电路演化实验结果验证了该方法的可行性与有效性。     

组合逻辑电路的软错误率自动分析平台

为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS'85和ISCAS'89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计.     

MATLAB在数字电路中的应用

在数字电路教学中,运用MATLAB仿真软件,进行理论与仿真验证相结合,将更好地帮助学生理解和掌握数字电路理论,为提高学生的实际操作能力打好基础.     

一种分解演化的电路自动设计方法①

提出一种并行递归分解算法,它有规律地将待演化电路逐步分解直到设计成功,整个过程无需人工干预,提高了电路设计的自动化程度。该算法将目标电路的演化设计过程转化为其多个子电路的并行演化过程,并利用＂特长个体＂的互补性提高搜索效率。实验表明,该分解策略能有效提高演化逻辑电路的设计效率和成功率。