200V高压SOI PLDMOS研究

提出了一种200V高压SOI PLDMOS器件结构,重点研究了SOI LDMOS的击穿电压、导通电阻等电参数与漂移区注入剂量、漏端缓冲层、Nbody注入剂量及场极板长度等之间的关系。经过专业半导体仿真软件TSUPREM-4和MEDICI模拟仿真,在0.8μm埋氧层、10μmSOI层材料上设计得到了关态耐压248V、开态饱和电流2.5×10-4A/μm、导通电阻2.1（105Ω＊μm的SOI PLDMOS,该器件可以满足PDP扫描驱动芯片等的应用需求。     

100V体硅N-LDMOS器件研究

为了设计一款100 V体硅N-LDMOS器件,通过借助Tsuprem-4和Medici软件详细讨论分析了高压N-LDMOS器件衬底浓度、漂移区参数、金属场极板长度等与击穿电压、开态电阻之间的关系,最终得到兼容体硅标准低压CMOS工艺的100 V体硅N-LDMOS最佳结构、工艺参数.折衷考虑到了击穿电压、开态电阻这一对矛盾体以满足设计指标.通过模拟曲线可知该高压器件的关态和开态的击穿电压都达到要求,开启电压为1.5 V,而且完全兼容国内体硅标准低压CMOS工艺,可以很好地应用于各种高压功率集成芯片.     

高压SOI PLDMOS的寄生双沟道特性分析及其改进结构

分析了存在于高压SOI PLDMOS器件中的寄生双沟道效应的产生机理,并提出了改进型的新结构.该结构有效地抑制了SOI PLDMOS器件的寄生双沟道效应,不但显著提高了器件的击穿电压,同时还改善了器件可靠性.借助二维器件仿真分析了器件耐压与电场分布和器件结构的关系.模拟结果表明,该结构使器件耐压由传统结构的109 V提高到213 V,突破了传统SOI PLDMOS器件的耐压值,明显地改善了器件特性.     

500 V体硅N-LDMOS器件研究

借助Tsuprem-4和Medici软件详细讨论分析了高压N-LDMOS器件的衬底浓度、漂移区注入剂量、金属场极板长度等参数与击穿电压之间的关系,通过对各参数的模拟设计,最终得到兼容体硅标准低压CMOS工艺的500V体硅N-LDMOS的最佳结构、工艺参数,通过I-V特性曲线可知该高压N-LDMOS器件的关态和开态击穿电压都达到500V以上,开启电压为1.5V,而且制备工艺简单,可以很好地应用于各种高压功率集成芯片。     

硅基GaN超级结器件研究

提出采用硅基F-离子处理技术研制硅基GaN超级结高压器件,并建立了三维电荷器件模型。实验结果表明,当栅极电压偏置于-1.25~-0.25 V时,漂移区长度为10μm的新器件其峰值跨导g m(max)出现最大值约为390 mS/mm,且较为平缓。该器件导通电阻较低,比导通电阻为0.562 5 mΩ·cm2,仅为相同漂移区长度的常规增强型GaN高压器件比导通电阻率2.25 mΩ·cm2的25%。该器件击穿特性与漂移区长度呈较好的线性关系,并在漂移区长度为15μm时,击穿电压接近硅基GaN高压器件的理想击穿电压,约为657 V,比前者器件结构的击穿电压提高了约182 V。     

一种SOInLDMOS的开态特性设计

介绍了一种用于高压电平位移电路的SOInLDMOS器件结构,对其漂移区、sink区、buffer区及场板等结构参数进行器件工艺联合仿真,并分析相关结构参数对开态特性的影响,用于指导高压MOS器件尤其是基于SOI的横向MOS器件的开态特性设计。采用优化的参数,器件关态击穿电压为296V,开态击穿电压为265V,比导通电阻为60.9mΩ.cm2。     

一种SOI nLDMOS的开态特性设计

介绍了一种用于高压电平位移电路的SOInLDMOS器件结构,对其漂移区、sink区、bufferN场板等结构参数进行器件工艺联合仿真,并分析相关结构参数对开态特性的影响,用于指导高压MOS器件尤其是基于SOI的横向MOS器件的开态特性设计。采用优化的参数,器件关态击穿电压为296V,开态击穿电压为265V,比导通电阻为60．9mΩ·cm^2。     

单区JTE加场板终端结构的优化设计

为了提高芯片面积利用率,采用单区结终端扩展(JTE)与复合场板技术设计了一款700 V VDMOS的终端结构。借助Sentaurus TCAD仿真软件,研究单区JTE注入剂量、JTE窗口长度和金属场板长度与击穿电压的关系,优化结构参数,改善表面和体内电场分布,提高器件的耐压。最终在120.4mm的有效终端长度上实现了838 V的击穿电压,表面最大电场为2.03×10~5 V/cm,小于工业界判断器件击穿的表面最大电场值(2.5×10~5 V/cm),受界面态电荷的影响小,具有较高的可靠性,且与高压深阱VDMOS工艺兼容,没有增加额外的掩膜和工艺步骤。     

新型的低高压MOS接口电路

本文介绍一种由八个高压MOS器件组成的低高压MOS接口电路.它采用与目前国际上先进的NMOS大规模集成电路工艺技术完全兼容的N阱硅栅等平面CMOS工艺,而不需要附加任何工艺步骤.本文描述了高压MOS器件的物理模型,介绍了器件结构和工艺设计,并给出了高压MOS器件的漏击穿电压时沟道长度、漂移区长度、离子注入剂量和延伸源场极的关系的实验结果.这种高压MOS器件的漏击穿电压最大可达400V(在零栅偏压时),最大饱和漏电流可达35mA(在栅压为10V时),而导通电阻低到600(?)(在栅压为10V时).     

300 V IGBT的设计

为了设计一款300 V IGBT,从理论分析了IGBT各工艺参数与器件主要性能之间的关系.并利用Tsuprem4和Medici软件,重点研究了器件工艺参数对器件击穿电压、阈值电压的影响,同时分析了IGBT器件的开关特性及其影响因素,最终得到了兼容CMOS工艺的300 V IGBT的最佳结构、工艺参数.通过计算机模拟得知,该器件的关态和开态的击穿电压都达到了要求,阈值电压为2V,而且兼容目前国内的CMOS工艺,可以很好地应用于各种高压功率集成电路.     

可集成的高压LDPMOSFET的设计及实验研究

通过对可集成的高压LDPMOSFET的设计及研制,得出了p~-漂移区的最佳硼注入剂量;分析了p~-漂移区长度及场板对击穿电压的影响。采用电阻率为3～6Ω-cm的n(100)单晶,获得了接近材料体击穿电压值的310V LDPMOSFET。     

具有P型浮空区的槽栅IGBT结构

本文提出了一种具有P型浮空层的新型槽栅IGBT结构,它是在之前所提的一种积累层沟道控制的槽栅IGBT(TAC-IGBT)基础之上引入了一浮空P型层。此结构在维持原有TAC-IGBT低的正向导通压降和更大正向偏置安全工作区（FBSOA）的同时,减小了器件的泄漏电流,提高了器件的击穿电压,也使得器件的短路安全工作区大大提高,且制造简单,设计裕度增大。仿真结果表明：对于1200V的IGBT器件,具有P型浮空层的新型槽栅IGBT结构漏电比TAC-IGBT小近一个量级,击穿电压提高近150V。     

Trench gate IGBT structure with floating P region

A new trench gate IGBT structure with a floating P region is proposed,which introduces a floating P region into the trench accumulation layer controlled IGBT(TAC-IGBT).The new structure maintains a low on-state voltage drop and large forward biased safe operating area(FBSOA)of the TAC-IGBT structure while reduces the leakage current and improves the breakdown voltage.In addition,it enlarges the short circuit safe operating area(SCSOA)of the TAC-IGBT,and is simple in fabrication and design.Simulation results indicate that,for IGBT structures with a breakdown voltage of 1200 V, the leakage current of the new trench gate IGBT structure is one order of magnitude lower than the TAC-IGBT structure and the breakdown voltage is 150 V higher than the TAC-IGBT.     

用于光子计数的InGaAs/InP SPAD设计

重点研究了InGaAs/InP SPAD的隧道贯穿电场、雪崩击穿电场、雪崩宽度与过偏电压的关系,提出了过偏电压的计算方法.分析了InGaAs/InP SPAD的基本特性即探测效率、暗计数率与其过偏电压、工作温度、量子效率、电场分布的依赖关系,提出了一种单光子InGaAs雪崩二极管的设计方法.设计制作了InGaAs/InP SPAD,并在门控淬灭模式下进行了单光子探测实验.结果表明:对于200m的SPAD,在过偏2 V、温度-40 ℃条件下,探测效率(PDE) 20%(1 550 nm)、暗计数率(DCR)20 kHz;对于50m的SPAD,在过偏2.5 V、温度-40 ℃条件下,探测效率(PDE) 23%(1 550 nm)、暗计数率(DCR)2 kHz.最后对实验结果进行了分析和讨论.     

700V折叠漂移区高压器件新结构

A new high-voltage LDMOS with folded drift region(FDR LDMOS) is proposed. The drift region is folded by introducing the interdigital oxide layer in the Si active layer, the result of which is that the effective length of the drift region is increased significantly. The breakdown characteristic has been improved by the shielding effect of the electric field from the holes accumulated in the surface of the device and the buried oxide layer. The numerical results indicate that the breakdown voltage of 700 V is obtained in the proposed device in comparison to 300 V of conventional LDMOS, while maintaining low on-resistance.     

阶梯变掺杂漂移区高压SOI RESURF结构耐压机理研究

研究了阶梯变掺杂漂移区高压SOI RESURF(Reduce SURface Field)结构的器件几何形状和物理参数对器件耐压的影响;发现并解释了该结构纵向击穿时,耐压与浓度关系中特有的“多RESURF平台”现象。研究表明,阶梯变掺杂漂移区结构能明显改善表面电场分布,提高耐压,降低导通电阻,增大工艺容差;利用少数分区,能得到接近线性变掺杂的耐压,降低了工艺难度。     

A New SOI LDMOSFET Structure with a Trench in the Drift Region for a PDP Scan Driver IC

To improve the characteristics of breakdown voltage and specific on‐resistance, we propose a new structure for a LDMOSFET for a PDP scan driver IC based on silicon‐on‐insulator with a trench under the gate in the drift region. The trench reduces the electric field at the silicon surface under the gate edge in the drift region when the concentration of the drift region is high, and thereby increases the breakdown voltage and reduces the specific on‐resistance. The breakdown voltage and the specific on‐resistance of the fabricated device is 352 V and 18.8 m·cm² with a threshold voltage of 1.0 V. The breakdown voltage of the device in the on‐state is over 200 V and the saturation current at V_gs=5 V and V_ds=20 V is 16 mA with a gate width of 150 µm.     

具有漂移区场氧化层结构的射频LDMOS器件研究

介绍了一种改进型RF LDMOS器件。通过对传统RF LDMOS器件的工艺流程进行修改,并在漂移区上方引入场氧化层结构,改善了器件的准饱和现象。当工作在Vgs=5 V,Vds=10 V条件下时,与传统RF LDMOS器件相比,改进后RF LDMOS器件的跨导提高约81%,截止频率提高约89%,击穿电压提高约15%。