DFT时代的ATE结构--多端口ATE

在单颗硅芯片上设计更多系统功能(SOC)的趋势,增加了IC的开发与制造测试的复杂度。未来对于较高速度与较多管脚数的需求,将使传统的自动化测试仪器(ATE)变得非常昂贵。为了减轻开发工作的负担及降低制造测试的成本,不得不寻求知识产权(IP)的再利用与可测试性设计(DFT)技术。本文介绍一种新的多端口ATE结构,它是为基于IP的测试开发与执行而设计的。这种结构提供刚好足够的能力来测试芯片,以降低ATE的资本成本,并广泛使用平行测试来提高产能。     

ATE的技术演进规律及多点测试的成本分析

经由专用发展而成通用的ATE的新趋势之一是并行测试。并行系统的设计原理揭示自阿姆达尔定律。依据ITRS-2009对比2005年的ATE基础数据,计算分析了多点ATE测试的成本优势。     

最小相关度的多捕获(Multi-capture)扫描测试结构

为了压缩测试向量并降低芯片测试成本,本文提出了一种新的基于最小相关度扫描链的多捕获(Multi-capture)测试结构.通过构建具有最小相关度扫描链,使得多捕获测试在保证高故障覆盖率的同时降低所需ATE的存储容量.本文还提出了一种面向最小相关度多捕获结构的测试向量生成算法.采用ISCAS'89基准电路的实验结果表明本文提出的结构和算法可以获得最高近90%的测试压缩比(大电路).     

Agihent 93000 SOC系列采用的液冷技术对测试及测试成本的好处

半导体芯片在运行过程中散发热量。芯片的工作温度影响着其内部电路性能，更重要的是，其影响着芯片的可靠性。对半导体测试，这是一个重要问题，因为如果测试系统电子器件的温度不能稳定在目标水平，那么产出将下降，可重复性将会劣化。如果目标温度不能保持在相对较低的水平，那么系统可靠性将明显降低。自动测试系统(ATE)采用基于空气或液体介质的冷却技术。液冷系统比风冷系统的温度稳定性要高。液冷系统的热传导效率较高，因此可以降低ATE的工作温度。这可以提高系统可靠性，降低测试系统运行成本，改善吞吐量，保护测试系统投资。本文阐述了温度对半导体芯片的影响，分析了液冷技术在ATE系统中较风冷技术的各项优势。     

基于FPGA的频率测试系统

传统ATE比较昂贵,功率大耗电多,造成IC的测试成本偏高,针对ATE的不足之处,设计制作FPGA模块的频率测试系统,包括FPGA测试系统的组成模块,测试原理和测试方法,以及与Handler的通信设计。该测试系统占用空间小,耗电少,测试成本低,达到了节能降耗,降低测试成本的目的。     

最新SOC测试的发展趋势

随着SOC芯片结构的复杂化，功能模块的多样化，SoC芯片的测试也面对诸多挑战，诸如测试资源和成本的兼顾。本文简单描述了现今SOC芯片的发展和趋势，以及相对应ATE测试系统的应对。     

SOC测试系统将成为主流IC测试设备

SOC(系统级芯片)测试对IC ATE(集成电路自动测试设备)制造商提出了挑战,同时也提供了新的发展机遇.目前,各种系统级芯片不断面世,包括数字蜂窝电话芯片、PC图形芯片、电缆调制解调器芯片、千兆以太网交换器芯片、网络控制器芯片以及各种多媒体器件.这预示了SOC测试将是未来几年ATE市场中的一个新增长点.SOC对测试设备要求非常高,它要求设备能测试芯片上的数字逻辑电路、模拟电路和存储器.低成本、多功能SOC测试设备对集成电路制造商有更大的吸引力,因为这种设备的测试能力能替代多台单功能IC ATE.     

ATE射频测试板低成本解决方案

近年来国内无线通讯市场发展迅猛,射频芯片的出货量也快速增长,射频芯片不同于其他SoC芯片,往往是市场周期短,更新速度快,这给芯片的量产测试带来挑战,ATE射频测试板作为测试的重要组件,成为制约测试开发和成本的最关键因素,ADVANTEST推出的低成本射频测试板兼顾了开发效率和测试成本的平衡性,给射频芯片的量产测试带来了...     

内嵌于DDS高速DAC的动态参数测试

对基于ATE和频谱仪的内嵌于DDS的高速DAC的动态参数进行测试实验,通过编程由ATE提供数字正弦波和时钟信号;通过频谱仪对DAC输出模拟信号采样,并通过VBT编程得到DAC的动态参数。最后将结果返回到ATE的Excel环境下与其他测试参数结果一起输出。整个流程由ATE主机控制,避免了芯片的二次测试,缩减了测试成本,实验证明在实际应用中该方法有很好的效果。     

非接触IC卡芯片的低成本测试

随着RFID技术和规范的不断成熟,我国的第二代身份证卡上开始使用基于RFID技术的非接触IC卡芯片.对于设计验证和大规模量产时面临的测试问题,本文介绍了一种非接触IC卡芯片低成本测试的解决方案.与普通的测试方法要求IC测试仪(ATE)有比较昂贵的混合信号测试部件来发送/识别RF信号相比,该解决方案只需要ATE有一般的数字电路的测试功能,结合RFID应用模块,就可以在保证测试精度和稳定性的前提下实现对芯片要求的所有测试.其最大的优点是大大降低ATE本身的硬件成本,测试时间很短,并且有很好的灵活性.     

移动通信存储MCP器件的最终测试及其有效解决方案

分析了存储器芯片自动测试设备的一般构架、存储器件MCP最终测试的需求和特点,研究了最终测试成本的影响因素,提出了存储器件最终测试解决方案应达到的标准,进而分析了VERSATEST应用于MCP最终测试的构架优势,并深入研究了突破性关键接口技术——可编程接口矩阵(PIM)。实验表明,该解决方案可实现有效的MCP最终测试、减少测试时间、提高测试并行度,从而降低测试成本。     

乒乓模式在IC量产测试中的应用

随着目前国际集成电路封装测试产业不断向中国转移,更多国际知名公司均希望在中国找到低成本、高品质的解决方案。集成电路测试作为品质把关的重要一环,其成本在整个集成电路产业链中占有较高比重。据统计,目前有很多集成电路的测试成本已高达整个集成电路生产成本的45%以上,因此,测试成本的有效降低能够明显减少集成电路制造成本。昂贵的集成电路测试设备是导致IC量产测试成本偏高的主要因素,需要负责IC量产测试的工程技术人员不断地探索和钻研如何最有效地使用这些测试设备。本文详细地阐述了如何使用乒乓测试模式充分利用设备资源,从而有效降低IC的测试成本。     

集成电路极性测试“微整机”研究与应用

集成电路极性测试一般指选择电路一个特定管脚进行电性能量测,快速判断电路放置是否反向、错位等,实现原理和集成电路开短路测试原理一致。目前集成电路极性测试多数依赖于功能强大、应用成熟的集成电路自动测试机(Automatic Test Equipment,ATE)实现,但是测试性价比没有任何竞争力。基于集成电路极性测试原理,采用纯硬件制作一款集成电路极性测试"微整机",在极性测试上达到与ATE同样的测试能力,并能和机械手(Handler)进行信息交互,实现自动化测试,具备简单、稳定、高效和极低成本的特点。     

晶圆测试中BIN分设置的一种应用

本文介绍了一种集成电路晶圆测试过程中自动测试设备测试程序的BIN分设置的改善方案。通过设置多个PASSBIN,巧妙地应用了自动测试设备的BIN分类功能,从晶圆测试的汇总结果中直接得到关键参数的分布规律,避免了原来需要通过分析自动测试设备记录的详细数据才能得到分布规律的情况,省去了集成电路工程晶圆需要进行二次测试才能进行分类的步骤,对缩短集成电路工程品的测试周期、加强量产产品的工艺监控、提升晶圆测试的品质具有重要意义。     

Analysis of Test Application Time for Test Data Compression Methods Based on Compression Codes

We present an analysis of test application time for test data compression techniques that are used for reducing test data volume and testing time in system-on-a-chip (SOC) designs. These techniques are based on data compression codes and on-chip decompression. The compression/decompression scheme decreases test data volume and the amount of data that has to be transported from the tester to the SOC. We show via analysis as well as through experiments that the proposed scheme reduces testing time and allows the use of a slower tester. Results on test application time for the ISCAS'89 circuits are obtained using an ATE testbench developed in VHDL to emulate ATE functionality.     

SOC test planning using virtual test access architectures

Recent advances in tester technology have led to automatic test equipment (ATE) that can operate at up to gigahertz speeds. However, system-on-chip (SOC) scan chains are typically run at lower frequencies, e.g., 10-50 MHz. The use of high-speed ATE channels to drive slower scan chains leads to an underutilization of resources, thereby resulting in an increase in SOC testing time. We present a new test planning technique to reduce the testing time and test cost by matching high-speed ATE channels to slower scan chains using the concept of virtual test access architectures. We also present a new test access mechanism (TAM) optimization framework based on Lagrange multipliers and analyze the impact of virtual TAMs on the overall SOC test power consumption for one of the ITC'02 benchmarks. Experimental results for TAM optimization based on Lagrange multipliers and virtual TAMs are presented for three industrial circuits from the set of ITC'02 SOC test benchmarks.     

Verigy 93000 SoC测试系统及测试中偏置电流的实现

Verigy 93000 SoC测试系统是一个低成本、可扩展的单一测试平台,它是满足SoC全面发展需要的芯片测试系统解决方案.概括介绍了93000自动测试系统(ATE),并讨论了其偏置电流的实现方法.     

一种FPGA验证与测试方法介绍

文章重点介绍了一种FPGA验证与测试的方法。该测试方法的优点是不依赖于芯片设计与测试机台,低成本、开发周期短。基于PC、ATE与自制转换软件,对FPGA验证与测试开发技术进行研究。PC主要完成bin文件的生成,自制转换软件主要将bin文件转换为机器可识别的atp文件。ATE导入配置文件、完成信号输入与输出验证。基于该理论对Xilinx公司的XCV1000进行了实验,实验表明该方法可行并能快速实现测试开发与芯片验证,且具有很好的通用性,可用于其他FPGA芯片的测试、研究与验证,还可以应用于不同的ATE机台。     

SOC芯片的高速模拟IP测试方法学

很多SoC芯片里会使用SATA物理层,PCIE物理层以及DDR2/DDR3物理层等高速模拟IP。这些高速模拟IP需要被自动测试设备完整的测试。自动测试设备的高速测试选项就是用来测试高速IP,但随之而来的是测试成本的增加。智原科技利用内建自测试方法来取代费钱的自动测试设备的高速测试选项。内建自测试提供了最具成本效率的方法。高速模拟IP内建自测试的故障覆盖率很高,所以我们不再需要自动测试设备的高速测试选项及其所带来的高成本。     

TMS320F28XX系列DSP测试方法研究与实现

本项目是基于美国TI公司TMS320F28xx系列DSP,进行的测试方法研究与实现。测试方法用于北京自动测试技术研究所自主研发的国产自测试设备（ATE）BC3192V50大规模集成电路测试系统。测试的原理是,通过TMS320F28xx系列DSP配备的SCI（Serial Communication Interface)串行通信接口,以此作为桥梁完成ATE与芯片之间的通信。同时,实现自动测试设备与测试系统的测试向量的匹配。而后,完成TMS320F28xx系列DSP的功能测试以及直流参数测试。