2.5Gb/s0.35μm CMOS时钟恢复芯片

介绍了基于0．35μm CMOS工艺的2．5Gb／s时钟恢复电路设计。根据工艺特点，电路采用倍频器加全模拟镇相环蛄构。模拟表明，电路能工作在2．5Gb／s速率上，镇定范围达到100MHz，5V电压供电下功耗小于330mW。     

2.5Gb/s 0.35μm CMOS光接收机前置放大器设计

采用0.35 μm CMOS工艺设计并实现了用于SDH系统STM-16(2.5 Gb/s)速率级光接收机前置放大器.此放大器采用+5 V电源电压,中频增益为73 dBΩ,3 dB带宽为2.2 GHz.核面积为0.15 mm×0.20 mm.     

0.35μm CMOS 2.5Gb/s宽动态范围前置放大器设计

采用Chartered 0.35μm CMOS工艺设计了一种适用于光纤传输系统STM-16(2.5Gb/s)速率级的低功耗、宽动态范围的前置放大器.该前置放大器采用RGC(Regulated Cascode)结构作为输入级,同时引入消直流电路来提高光电流的过载能力.仿真结果表明,前置放大器的跨阻增益为57.0dBΩ,-3dB带宽为2.003GHz;当误码率BER为10~(-12)时,输入灵敏度为-23.0dBm,过载光电流达到800 μ A.3.3V单电源供电时,功耗仅为59.43mW.芯片面积为465 μm × 435 μm.     

低功耗0.35μm CMOS 2.5Gb/s 16∶1复接器设计

采用0.35μm CM O S工艺设计了用于光纤传输系统的低功耗16∶1复接器,实现了将16路155.52M b/s数据复接成一路2.5G b/s的数据输出的功能。该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构。具体电路由锁存器、选择器及分频器组成,以CM O S逻辑和源极耦合逻辑(SCL)实现。用Sm art SP ICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5G b/s,功耗小于300mW。     

低功耗0.35μm CMOS 2.5Gb/s 16:1复接器设计

采用0.35μm CMOS工艺设计了用于光纤传输系统的低功耗16:1复接器,实现了将16路155.52Mb/s数据复接成一路2.5Gb/s的数据输出的功能.该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构.具体电路由锁存器、选择器及分频器组成,以CMOS逻辑和源极耦合逻辑(SCL)实现.用Smart SPICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5Gb/s,功耗小于300mW.     

10Gb/s0.18μm CMOS预处理芯片

介绍采用0.18μm CMOS工艺设计并实现的光纤通信接收机时钟恢复电路预处理器。核心电路采用乘法器加LC选频器的结构。测试结果表明,该电路可工作在10Gb/s 的输入速率上。     

5Gb/s 0.25μm CMOS限幅放大器

给出了一个90 0 MHz CMOS锁相环/频率综合器的设计,设计中采用了电流可变电荷泵及具有初始化电路的环路滤波器.电荷泵电流对温度与电源电压变化的影响不敏感,同时电流的大小可通过外部控制信号进行切换控制而改变.因此,锁相环的特性,诸如环路带宽等,也可通过电流的改变而改变.采用具有初始化电路的环路滤波器可提高锁相环的启动速度.另外采用了多模频率除法器以实现频率合成的功能.该电路采用0 .18μm、1.8V、1P6 M标准数字CMOS工艺实现.     

5Gb/s 0.25μm CMOS限幅放大器

采用TSMC 0.25μm CMOS技术设计实现了高速低功耗光纤通信用限幅放大器.该放大器采用有源电感负载技术和放大器直接耦合技术以提高增益,拓展带宽,降低功耗并保持了良好的噪声性能.电路采用3.3V单电源供电,电路增益可达50dB,输入动态范围小于5mVpp,最高工作速率可达7Gb/s,均方根抖动小于0.03UI.此外核心电路功耗小于40mW,芯片面积仅为0.70mm×0.70mm.可满足2.5,3.125和5Gb/s三个速率级的光纤通信系统的要求.     

A 6.25 Gb/s equalizer in 0.18μm CMOS technology for high-speed SerDes

This paper presents a 0.18μm CMOS 6.25 Gb/s equalizer for high speed backplane communication. The proposed equalizer is a combined one consisting of a one-tap feed-forward equalizer （FFE） and a two-tap half-rate decision feedback equalizer （DFE） in order to cancel both pre-cursor and post-cursor ISI. By employing an active-inductive peaking circuit for the delay line, the bandwidth of the FFE is increased and the area cost is minimized. CML-based circuits such as DFFs, summers and multiplexes all help to improve the speed of DFEs. Measurement results illustrate that the equalizer operates well when equalizing 6.25 Gb/s data is passed over a 30-inch channel with a loss of 22 dB and consumes 55.8 mW with the supply voltage of 1.8 V. The overall chip area including pads is 0.3 × 0.5 mm^2.     

10Gb/s 0.18μm CMOS注入式时钟恢复电路

介绍了一种利用0.18μm CMOS工艺实现,用于SDH系统STM-64级别(10GHz)的时钟恢复电路。该电路采用注入式振荡器辅助锁相环的锁定。文中分析该电路的系统结构、单元电路结构和环路设计,并给出了模拟结果和版图。     

2.5Gb/s/ch 0.18μm CMOS数据恢复电路

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm^2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.     

10Gb/s 0.18μm CMOS光发射机芯片

介绍了基于0.18μm CMOS工艺设计的10Gb/s光发射机电路,包括复接器和激光驱动器两部分.仿真结果表明,在1.8V电源电压作用下该电路可工作在10Gb/s速率以上,输入四路单端峰峰值为0.2V的信号时,在单端50Ω负载上的复接输出电压摆幅可达到1.4V以上,电路功耗约为230mW.芯片面积为1.77mm×0.94mm.     

2.5Gb/s/ch 0.18μm CMOS数据恢复电路

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.     

10 Gb/ s 0118μm CMOS 时钟恢复芯片

摘要:介绍了基于0118μm CMOS 工艺的10 Gb/ s 时钟恢复电路的设计。核心电路采用预处理加简单锁相环的结 构。模拟结果表明,该电路能工作在10 GHz 频率上,输入信号峰值014 V 时,同步范围可以达到270 MHz ,总功耗 210 mW。     

2.5Gb/s 0.18μm CMOS时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,设计并实现了一个全集成的2.5Gb/s时钟数据恢复电路.时钟恢复由一个锁相环实现.通过使用一个动态的鉴频鉴相器,优化了相位噪声性能.恢复出2.5GHz时钟信号的均方抖动为2.4ps,单边带相位噪声在10kHz频偏处为-111dBc/Hz.恢复出2.5Gb/s数据的均方抖动为3.3ps.芯片的功耗仅为120mW.     

2.5Gb/s 0.18μm CMOS时钟数据恢复电路

采用TSMC公司标准的0．18μm CMOS工艺，设计并实现了一个全集成的2．5Gb／s时钟数据恢复电路．时钟恢复由一个锁相环实现．通过使用一个动态的鉴频鉴相器，优化了相位噪声性能．恢复出2．5GHz时钟信号的均方抖动为2．4ps，单边带相位噪声在10kHz频偏处为-111dBc／Hz．恢复出2．5Gb／s数据的均方抖动为3．3ps．芯片的功耗仅为120mW．     

10Gb/s0.18μm CMOS光接收机前置放大器

采用TSMC0．18μm CMOS工艺,设计应用于SDH系统STM-64速率级（10 Gbit／s）光接收机前置放大器,该前置放大器采用具有低输入阻抗、宽带宽特点的RGC形式的跨阻放大器实现,同时在电路中引入有源电感实现并联峰化技术,以拓展前置放大器的带宽。整个电路采用1．8V单电压源供电。仿真结果表明：中频互阻增益为59.2dBΩ,-3dB带宽为9．08GHz．     

0.18μm CMOS工艺3.125Gb/s发送器的设计

介绍了一种采用深亚微米CMOS工艺实现单片集成发送器的设计.它适用于IEEE 802.3ae多通道10Gbps以太网接口(Ethernet).发送器主要由时钟发生器、多路选择器、占空比调整电路和片内阻抗匹配的线驱动器组成.为了提高传输速率发送器采用多相时钟结构,并且针对该种结构对发送器的功耗进行了系统优化.文中设计的电路采用0.18μm工艺仿真,总体功耗为95mW,线驱动器差分输出幅度为1600mV,发送器的系统抖动为50ps.     

10Gb/s0.18μm CMOS工艺复接器设计

介绍一种超高速4∶1复接器集成电路。电路采用0.18μm CMOS工艺实现,供电电源1.8 V。电路采用源极耦合场效应管逻辑(SCFL),与静态CMOS逻辑相比具有更高的速度。为了避免高速时序电路中常见的时钟偏差,在时钟树中放置了缓冲器。在设计中采用有源电感的并联峰化技术有效地提高了电路的工作速度。仿真结果表明电路工作速度可达10 Gb/s,复接器芯片面积约为970×880μm2。