基于IEEE1149.4的差分测试方法的研究与应用

IEEE1149．4标准（DOT4）为解决数模混合电路的边界扫描测试提供了有效的方法,对于数模混合差分电路的互联测试,一直是数模混合电路中巨联测试的重点之一,介绍了一种基于此标准的差分互联电路的测试方法以及差分模拟边界扫描单元的应用,对混合差分电路实现了简荤互联和扩展互联的边界扫描测试,从而提高了差分电路互联测试的能力。     

适用于高速数字网络的边界扫描标准

对适用于高速数字网络的边界扫描标准(IEEE Std 1149．6-2003标准)进行了比较全面的介绍,内容包括：该标准的产生背景以及要解决的主要问题,该标准中使用什么关键技术来解决直流通路表现出的漂移问题和该标准使用的故障模型,新增加的指令EXTEST-PULSE和EXTEST-TRAIN以及它们的基本工作方式,引脚的施行规范以及BSDL文档新的写作要求。基于现代最新科学技术水平,对边界扫描测试的发展方向提出了一些新的看法。     

IEEE 1149.1可测试性设计技术的研究与发展

在分析ＶＬＳＩ可测试性设计技术的发展情况和设计准则的基础上,讨论了研究与发展ＩＥＥＥ１１４９．１可测试性设计技术的重要意义,以及该技术在我国民用和军用工业应用的前景。     

IEEE1149.4测试系统的研究与设计

分析了符合IEEE1149.4标准IC的工作机制及其对测试系统的功能需求,设计了符合IEEE1149.4标准的测试系统,重点论述了IEEE1149.4测试系统的设计方案。测试系统的仿真和运行表明,该系统具有对系统级、PCB级和芯片级电路进行简单互连测试、差分测试和参数测试等功能,设计方案正确,结构简单。     

基于IEEE1149.4的混合信号边界扫描测试控制器设计

简要介绍了IEEE1149.4混合信号测试总线及其特点,并根据该标准定义的测试结构对混合信号电路的测试方法进行研究,设计出符合IEEE1149.4标准的边界扫描控制器及其验证电路,实验结果表明该测试控制器能实现对混合信号电路板的测试,大大提高了混合信号电路板的可观性和可控性.     

基于IEEE1149.7标准的CJTAG测试设计方法研究

在深入研究IEEE1149.7标准的基础上,针对测试问题设计了CJTAG测试控制器,实现了T0、T1、T3和T4层级的主要功能。对该控制器的各个功能进行了仿真验证。结果表明该控制器产生的测试信号符合IEEE1149.7标准的规定,能够控制待测芯片实现相应的测试功能,取得了较好的测试效果。     

端口与安全

本文简述了端口的基本概念及其分类，接下来通过实例论述了用端口扫描工具来发现端口进而关闭端口来保障计算机安全的方法。     

边界扫描电路故障类型分析

边界扫描电路是在ASIC和FPGA中广泛应用的一种可测性设计。介绍了边界扫描电路的发展及应用,阐述了边界扫描电路的电路结构,并着重研究了边界扫描电路的故障类型及测试方法。     

边界扫描测试协议剖析--从1149.1到1149.6

本文对边界扫描协议IEEE std 1149．1-1990到IEEE std 1149．6-2003的多个协议进行了介绍和剖析，着重讨论了各个协议能够解决的问题以及解决问题的方法，各个协议的体系结构和指令特色，总结了边界扫描技术的最新进展，并对以后边界扫描的发展方向给出了预测。     

基于IEEE Std 1500标准的SOC可测性设计研究

集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。     

基于边界扫描的电路板测试性优化设计

基于边界扫描的电路板测试性设计中，迫切需要解决“测试性改善程度一定时，如何权衡设计使得设计复杂性最小”的问题，本文首先深入分析了该问题，证明它是一个NP－ 完全问题，然后基于贪婪策略提出了求解问题的优化算法，仿真实验表明，该算法能够得较优化的电路板测试性设计方案。     

基于1149.7标准的测试生成方法研究

单芯片多核设计、片上系统等技术的不断发展为边界扫描技术带来了新的挑战,多扫描拓扑的测试矢量自动生成也成为了研究的重点与热点。基于1149.7标准对测试生成方法进行了研究,包括互连测试矢量、调试应用指令及数据和寄存器配置命令的生成,提出了测试生成的总体框架,以VS2008作为软件平台搭建自动测试生成系统,从数据库中提取目标板信息对寄存器进行配置,生成互连测试矢量或调试数据,最后将生成的信息插入数据库中,在互连测试矢量生成过程中,提出了一种基于边界扫描寄存器的功能来设置网络结点类型的新方法,有效地完成了对复杂网络的测试。     

基于IEEE1149标准的电子装备可测试性设计技术研究

针对新型电子装备功能与结构复杂、测试诊断难度大的问题,基于IEEE1149标准,提出了电子装备可测试性设计方法,系统地分析了模块级产品可测试性设计的内容,提出了器件与测试接口设计要求,阐述了测试扫描链路设计方法,并进一步研究了测试信号完整性设计技术,并结合电子装备计算机体系结构,设计了系统级测试性设计框架;通过实际验证,该项技术对于边界扫描器件互连测试覆盖率达100%,可以提高装备测试性设计水平,满足了电子装备测试诊断的需求.     

Termination Criteria for Bounded Model Checking: Extensions and Comparison

Increasing attention has been paid recently to criteria that allow one to conclude that a structure models a linear-time property from the knowledge that no counterexamples exist up to a certain length. These termination criteria effectively turn Bounded Model Checking into a full-fledged verification technique and sometimes result in considerable time savings. In [M. Awedh and F. Somenzi. Proving more properties with bounded model checking. In R. Alur and D. Peled, editors, Sixteenth Conference on Computer Aided Verification (CAV'04), pages 96–108. Springer-Verlag, Berlin, July 2004. LNCS 3114] we presented a criterion based on the translation of the linear-time specification into a Büchi automaton. BMC can be terminated if no fair cycle is found up to a given length, and one can prove that no fair cycle exists beyond that length. The maximum length for which counterexamples are explicitly checked is called the termination length; it obviously depends on the model, the property, and the termination criterion. In this paper we improve the criterion of [M. Awedh and F. Somenzi. Proving more properties with bounded model checking. In R. Alur and D. Peled, editors, Sixteenth Conference on Computer Aided Verification (CAV'04), pages 96–108. Springer-Verlag, Berlin, July 2004. LNCS 3114] by adding a check that often substantially reduces termination length. Our previous work employed translation to a non-generalized Büchi automaton. Though a well-known technique converts a generalized automaton into that form by composing it with a counter, it has the undesirable effect of considerably lengthening the cycles in the graph to be searched. We propose several alternatives to that approach and compare them experimentally. The translation to automata can be accomplished in more than one way, and in this paper we contrast two of them: one based on the algorithms of [F. Somenzi and R. Bloem. Efficient Büchi automata from LTL formulae. In E. A. Emerson and A. P. Sistla, editors, Twelfth Conference on Computer Aided Verification (CAV'00), pages 248–263. Springer-Verlag, Berlin, July 2000. LNCS 1855], and one based on the notion of tight automaton of [E. Clarke, O. Grumberg, and K. Hamaguchi. Another look at LTL model checking. In D. L. Dill, editor, Sixth Conference on Computer Aided Verification (CAV'94), pages 415–427. Springer-Verlag, Berlin, 1994. LNCS 818]. The latter yields shorter counterexamples, but the former often leads to earlier termination. In addition, it can help in identifying safety properties, for which termination checks are much more efficient than for the general case. We finally present results on comparing techniques based on cycle detection to the technique of [V. Schuppan and A. Biere. Efficient reduction of finite state model checking to reachability analysis. Software Tools for Technology Transfer, 5(2–3):185–204, Mar. 2004], which converts liveness properties into safety properties by augmentation of the model.     

紧凑型边界扫描技术的功能与现状

芯片一体化进程的加剧以及对功耗控制的关注日益增加,边界扫描技术面临新的挑战,这些挑战来源于调试、应用、测试等方面,紧凑型边界扫描技术对此提出了有效的解决方法;以IEEE1149.7标准以及国内外文献报道为依据,对精简引脚与增强功能边界扫描技术的测试规范进行系统的分析,重点对该技术的新功能、新特性和新应用进行详细介绍;针对符合IEEE1149.1标准的测试系统与被测系统如何升级以实现IEEE1149.7标准新功能的问题提出了相应的建议;最后总结了该技术的发展方向和应用前景。     

基于虚拟扫描链的混合信号电路测试方法研究

针对目前存在的混合信号电路测试效率不高的现象,在混合信号测试总线(IEEE1149.4标准)基础上引入虚拟扫描链的思想,并构建了一种混合信号虚拟边界扫描测试结构,在详细阐述该结构的工作原理基础上,在Quartus II软件中对混合信号虚拟边界扫描测试结构的功能性测试流程进行了仿真;通过仿真验证表明该结构完全兼容IEEE1149.4标准中的指令,对促进边界扫描技术的发展具有积极的意义。