单周期8位微控制器的时序及流水线设计

分析传统8051微控制器的时序设计可以发现,在12个时钟周期的机器周期架构中存在着巨大的浪费,多数指令被强制去执行哑周期。利用并行技术及流水线技术设计了一个全新的单周期8位微控制器,并详细设计了单周期实现时序及两级流水线技术,最后与传统8位微控制器进行了计算性能对比,可以看出其执行速度比标准8051平均提高10倍左右。     

8位RISC MCU Core设计

本文介绍基于RISC体系结构的微控制器IP核－－RJSCMCU Core的设计与实现。主要包括指令集分析、指令译码与控制器的设计。RISCMCU Core规则的指令格式缩减了译码单元规模;优化设计的时序控制逻辑,使取指部件与执行剖件同时工作,实现了二级流水线,达到单周期单指令（程序转移指令例外）的执行速度。RISCMCU Core用可综合的Verilog HDL描述,按设计流程进行各级仿真验证,最后在Verilog XL上完成系统级指令测试。     

嵌入式系统中高性能MCU控制器的设计与实现

提出了一种高性能MCU的控制器实现结构,利用一级流水线的预取址技术实现2时钟/机器周期,利用硬布线逻辑结构和多时钟体系结构以实现指令节拍发生器的功能.与传统8051相比,其速度大大提高,并扩展了标准8051的中断系统,具有实时、高速、多中断源的特点.利用Cadence EDA工具对电路进行了仿真,仿真结果验证了设计的准确性,并成功地在A ltera的APEX20K上通过了FPGA仿真.     

高速整数开方电路的流水线设计

对一个位宽为32位整数的开方硬件电路的结构进行设计,介绍了应用流水线技术设计了一个高速求平方根电路,考虑FPGA的内部结构,对采用流水线技术之后占用的硬件资源进行了分析。提出了利用流水线实现开方问题的新算法,在一个时钟周期内对32位整数进行处理,计算出相应的平方根和余数并送出,在算法上具有精度高、速度快、易实现等优点。与传统的算法相比,它完全避免了除法的迭代,从而开方速度提高了一倍左右。     

基于FPGA的8位CPU设计

基于FPGA和电子设计自动化技术,设计了一个8位CPU,其功能模块包括取指功能部件、指令译码功能部件、指令执行功能部件、时序信号处理功能部件等.利用VHDL语言完成各功能部件的设计和仿真验证,在顶层文件建立各模块的连接.仿真结果表明,其功能达到了设计要求.     

Freescale 32位微控制器实验系统的设计与实现

在Freescale 8位和16位微控制器实验系统的基础上,设计、实现了Freescale ColdFire 32位微控制器MCF52234实验系统,根据该芯片的特点和微控制器实验教学的内容设计了多个实验模块,为这些模块选取了合适的控制芯片。在系统硬件基础上,使用CodeWarrior 6.4软件开发环境编写了驱动程序和应用程序。本实验系统不仅适用于8位、16位微控制器的实验教学和课程设计,也适用于32位微控制器的实验教学和课程设计。     

串行接口FLASH存储器在8051单片机中的应用

介绍了flash存储器AT25FS040与8051单片机的接口方法.详细叙述了AT25FS040读取.写入和擦除操作的具体方法和时序,设计了AT25FS040与8051单片机接口的硬件,并给出参考例子程序.     

新型时延可控时钟网络驱动器及其应用

传统的时钟偏差调整方法在应用于超深亚微米工艺时,由于流程各阶段时序一致性的降低会产生失效问题.为此,提出了一种可重构的时延可控时钟网络驱动器（DCCB）的物理设计.该设计可以通过内部结构的重新配置来改变CMOS管的连接方式、连接级数以及各级的驱动能力,从而获得不同的传输延时.利用此特性,基于电路版图时序分析,通过重构DCCB单元进行时钟偏差调整,优化时钟周期.实验结果表明,与传统方法相比,此方法对时钟周期的缩减比例提高了10%~17%,而芯片面积及功耗保持不变.     

一种双采样1.2V 7位125MS/s流水线ADC的设计

为了满足片上系统对模数转换器的低功耗和高性能的要求,设计并实现了一种1.2V7位125MS/s双采样流水线模数转换器.该模数转换器采用了一种新的运算放大器共享技术以及相应的时序关系,从而消除了采样时序失配问题,并减小了整个模数转换器的功耗和面积.该模数转换器采用0.13μm CMOS工艺实现,测试结果表明,该模数转换器的最大信噪失真比为43.38dB,有效位数为6.8位.在电源电压为1.2V、采样速率为125MS/s时,该模数转换器的功耗仅为10.8mW.     

FPGA的AES高速处理模型设计

为了提高AES的处理速度,提出了AES的全流水线设计思想.通过对全流水线路径上相应MEM资源和逻辑资源的深入分析,找出制约数据块工作效率的因素,采用双通道运算模型,创建各流水线节点的高速模型,实现AES的全流水线设计.实验结果表明:在EP4CE40F29C8的FPGA芯片上执行AES加解密运算,其吞吐量达到7.2 Gbps.在全流水线架构下,双通道的设计思想使得流水线上的所有数据块处于高效工作状态,系统在低成本的前提下实现了性能的大幅提高.