一种500MHz高性能锁相环的设计

在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构.它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片(ASIC)和系统芯片(SOC)的实现提供最基础且最重要的可应用时钟产生电路.模拟结果表明,该锁相环可稳定输出500MHz时钟信号,稳定时间小于700 ns,在1.8V电源下的功耗小于18mW,噪声小于180mV.     

SOC系统中高效的卷积解交织实现结构

目前ASIC芯片高度集成,针对解调芯片在SOC系统中的集成,设计了一种高效的卷积解交织实现结构,对地址产生及整形单元做了详细阐述,并以DTMB解调模块为例,描述实现过程及实现成果,该设计通过FPGA及ASIC的充分验证,结果证明,此方案设计具有高度的可靠性和稳定性,在SOC系统中极大提高了卷积解交织对总线的访问效率,极大降低了DDR的占用带宽.     

视频处理器中电荷泵锁相环设计

为产生一个与视频信号中的行同步信号严格同步的时钟信号,设计了一种数模混合结构的电荷泵锁相环(PLL)电路。通过对锁相环电路中鉴频鉴相器、电荷泵电路、振荡器电路设计适当改进,实现了性能稳定的时钟信号。采用中芯国际公司的0.35μm 2P4M双层多晶硅四层金属3.3 V标准CMOS工艺,使用Simulink软件进行了系统级仿真、Spectre软件进行了电路级仿真、Hsim软件进行了混合仿真。结果表明,环路输出频率27 MHz时钟信号,占空比达到50.141%,输入最大2 Gbit/s像素信号条件下,时钟抖动小于350 ps,锁定时间小于30μs,芯片的工作达到设计要求。     

用于高能物理实验电子读出芯片的低噪声锁相环芯片设计

基于TSMC 180 nm工艺设计并流片测试了一款用于高能物理实验的电子读出系统的低噪声、低功耗锁相环芯片。该芯片主要由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器等子模块组成,在锁相环电荷泵模块中,使用共源共栅电流镜结构精准镜像电流以减小电流失配和用运放钳位电压进一步减小相位噪声。测试结果表明,该锁相环芯片在1.8 V电源电压、输入50 MHz参考时钟条件下,可稳定输出200 MHz的差分时钟信号,时钟均方根抖动为2.26 ps(0.45 mUI),相位噪声在1 MHz频偏处为-105.83 dBc/Hz。芯片整体功耗实测为23.4 mW,锁相环核心功耗为2.02 mW。     

一种输出范围10~600MHz的高性能锁相环

在传统锁相环结构基础上设计了一种基于0.18μm CMOS工艺的高速、低功耗、低噪声的高性能混合信号锁相环.测试结果显示,该芯片在1.8V电源供电下,可以提供从10～600MHz的稳定输出信号.同时该芯片输出抖动小,在输出频率152MHz处的峰峰值抖动小于50ps,均方抖动约7ps.锁相环的版图尺寸为560tan×400μm,核心功耗约6mW.     

可实现快速锁定的FPGA片内延时锁相环设计

延时锁相环（DLL）是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜,对输入时钟进行分频、倍频、移相等操作。文中介绍了FPGA芯片内DLL的结构和设计方案,在其基础上提出可实现快速锁定的延时锁相环OSDLL设计。在SMIC0．25μm工艺下,设计完成OSDLL测试芯片,其工作频率在20-200MHz,锁定时间相比传统架构有大幅降低。     

基于随机延时注入的跨时钟域信号验证方法

为了应对现代SOC复杂的时钟结构给跨时钟域信号处理带来的隐患,分析了跨时钟域信号产生的亚稳态现象的根本原因和常用的跨时钟域信号的处理方法,针对跨时钟域信号处理难以验证的问题,提出了基于随机延时注入的跨时钟域仿真验证方法.通过将亚稳态现象抽象成采样数据在时钟上的随机抖动,使得芯片设计的RTL前仿真在没有时钟树物理信息的情况下能够模拟出亚稳态效应.分析结果表明此方法能够完成SOC芯片的跨时钟域信号的功能验证.     

多时钟域的异步信号的参考解决

在ASIC设计中,不同的模块往往工作在不同的频率下,在一个芯片上采用单时钟设计基本上是不可能实现的。多时钟域的设计是SOC设计中的一个重要环节。分析了多时钟域设计中异步信号的产生以及带来的亚稳定性对整个电路性能和功能的影响,提出了采用同步器,握手通信协议,FIFO等方法减小亚稳定性概率和其影响的措施,并且给出了实用电路图并进行了实现,从而使得电路能够在多时钟域下更加健壮和稳定。     

基于FPGA的时间间隔测量系统的设计

为了解决电容充放电放大电路测量时间间隔的不稳定,采用复杂可编程芯片FPGA设计实现精密时间间隔的测量。FPGA的锁相环（PLL）电路得到高频时钟,时钟管理器（DCM）实现高速时钟移相,内插时钟得到高精度时间测量。通过在光电回波脉冲时间间隔测量系统中验证,该设计可以得到200ps的时间间隔测量精度。采用FPGA芯片设计的数字化测量系统,具有集成度高,性能稳定,抗干扰强,设计方便等优点,能广泛应用于科研和生产中     

高集成度、高性能时钟IC提供优化的系统性能

ADI公司推出新的超低抖动时钟分配和时钟发生产品用于无线基础设施、仪器仪表、宽带、自动测试设备（ATE）以及要求亚皮秒（ps）抖动性能的其它应用。ADI公司的时钟产品是用作高性能ADC和DAC时钟以及为总系统定时的理想选择。ADI公司的时钟集成电路（IC）在很小的芯片级封装内集成了锁相环（PLL）内核、分频器、相位偏移、偏差调节和时钟驱动电路。     

基于小数分频的锁相环设计

锁相环电路广泛应用于现阶段集成电路芯片中,由于需要较高的输出频率解析度,小数分频的锁相环得到了越来越多的关注。但是小数分频调制器会引入较大的噪声,因此如何降低系统噪声、提供高性能相位噪声的锁相环成为现阶段研究的重要课题。文章给出了基于小数分频技术的锁相环设计与噪声分析,分析了各个主要模块的设计要求与优化方法。芯片在SMIC流片制造,采用了0.13μm逻辑工艺,从样片的测试结果来看,Sigma-Delta模块的噪声得到了较好的抑制,满足了预先的设计要求。     

Generation of ultrawideband phase chaos in the decimeter band

The problem of obtaining ultrawideband phase chaos in the decimeter band with the use of a phase-locked loop is considered. The mathematical simulation of a third-order phase-locked loop is performed with account for the real characteristics of the phase detector, the signal frequency divider in the phase-locked loop, and the voltage-controlled oscillator. This simulation allows determination of the parameters of a prototype of a phase-locked loop operating in the chaotic generation mode. Based on the obtained results and available circuit technology, a prototype of a phase-locked loop generating ultrawideband phase-chaotic oscillations with a uniform power spectrum in a frequency range from 700 to 1300 MHz is developed and tested.     

Sensorless control of ultrahigh-speed PM brushless motor using PLL and third harmonic back EMF

Application-specific integrated circuit (ASIC) ML4425 is often used for sensorless control of permanent-magnet (PM) brushless direct current (BLDC) motor drives. It integrates the terminal voltage of the unenergized winding that contains the back electromotive force (EMF) information and uses a phase-locked loop (PLL) to determine the proper commutation sequence for the BLDC motor. However, even without pulsewidth modulation, the terminal voltage is distorted by voltage pulses due to the freewheel diode conduction. The pulses, which appear very wide in an ultrahigh-speed (120 kr/min) drive, are also integrated by the ASIC. Consequently, the motor commutation is significantly retarded, and the drive performance is deteriorated. In this paper, it is proposed that the ASIC should integrate the third harmonic back EMF instead of the terminal voltage, such that the commutation retarding is largely reduced and the motor performance is improved. Basic principle and implementation of the new ASIC-based sensorless controller will be presented, and experimental results will be given to verify the control strategy. On the other hand, phase delay in the motor currents arises due to the influence of winding inductance, reducing the drive performance. Therefore, a novel circuit with discrete components is proposed. It also uses the integration of third harmonic back EMF and the PLL technique and provides controllable advanced commutation to the BLDC motor.     

数字锁相技术的研究与实现

锁相技术在调制和解调、频率合成电路等很多领域应用极其广泛。文中提出一种高动态数字锁相环的设计方法,分析了锁相环的基本原理,采用EDA技术,结合FPGA芯片特点,运用硬件描述语言对数字锁相环进行了优化设计,并且对设计进行仿真,给出了相应的仿真结果。     

基于锁相环的频率合成电路设计

介绍了锁相环及其频率合成的基本原理,在此基础上,给出了集成锁相环电路CD4046的使用方法,并用该器件设计了频率合成电路。基本实验表明,此电路可以产生频率范围和间隔可变的高稳定度的精确离散信号,具有很大的实用价值。     

H.264/AVC硬件解码器设计及其验证策略

提出了一种H.264/AVC硬件解码器的SOC/ASIC设计方案,并在实现电路的基础上,重点分析了基于文中的硬件设计方案的验证策略。该设计方案已经在基于FPGA的验证平台上通过功能原型验证,结果证明,这是一个完全可行的H.264/AVC硬件解码设计方案。     

基于ADF4110的频率发射系统

结合美国ADI公司推出低功耗宽带集成锁相环芯片ADF4110的性能特点以及锁相环频率合成器的原理,给出了用ADF4110锁相环芯片设计频率自动跟踪系统的硬件电路,并给出了频域和时域的测试结果,表明电路可以进行精确实时功率控制和本振频率控制,可以满足不同频点发射机的要求。     

基于DSP Builder的带宽自适应全数字锁相环的设计与实现

提出一种设计全数字锁相环的新方法,采用基于PI控制算法的环路滤波器,在分析模拟锁相环系统的数学模型的基础上,建立了带宽自适应全数字锁相环的数学模型。使用DSP Builder在Matlab/Simulink环境下搭建系统模型,并采用FPGA实现了硬件电路。软件仿真和硬件测试的结果证明了该设计的正确性和易实现性。该锁相环具有锁频速度快、频率跟踪范围宽的特点。同时,系统设计表明基于DSP Builder的设计方法可缩短设计周期,提高设计的灵活性。     

模拟锁相环NE564在FM解调电路中的应用

介绍了锁相鉴频电路的工作原理和模拟锁相环芯片NE564的结构与特点,并用该芯片设计了一款41.4MHz的FM解调电路,具有较强的实用性。