2.30GHz—2.70GHz锁相环式频率综合技术研究

本文阐述了一个基本的Ｓ波段锁相式频率综合器，频率范围是２．３０ＧＨｚ－２．７０ＧＨｚ，频率步进为５ＭＨｚ，相位噪声指标为￡（１０ｋＨｚ）〈－９５ｄＢｃ／Ｈｚ，杂散抑制优于５０ｄ，输出功率大于１０ｄＢｍ。     

S波段频率综合技术研究

本文论述的Ｓ波段频率综合器，频率范围是２．６１￣３．９６ＧＨｚ，频率步进为２．５ＭＨｚ，相位噪声指标〈－（８８￣９３）ｄＢｃ／Ｈｚ，长期频率稳定度为１×１０＾－９／日，杂散抑制优于５５ｄＢ，谐波抑制优于５０ｄＢ，输出功率大于１４ｄＢｍ。     

Ka波段频率合成器

本文介绍了一种基于毫米波谐波混频、中频锁相的Ｋａ波段频率合成器的设计方案及实现结果。合成器的频率范围为２６．５￣４０ＧＨｚ,输出功率大于＋５ｄＢｍ,频率步进值为１ＭＨｚ,相噪指标为（１０ｋＨｚ）〈－６５ｄＢｃ／Ｈｚ,杂散低于－５５ｄＢｃ。     

三毫米低相噪锁相系统研究

采用锁相方法，解决了三毫米波信号源的高稳定和低相噪问题，经测试，９２．６ＧＨｚ时其相位噪声指标（傅氏频率为１ＫＨｚ时），为－７５ｄＢｃ／Ｈｚ，杂散优于－５５ｄＢｃ，输出功率大于１０ｍＷ。     

L波段数字锁相环频率合成器的研究

本文介绍了一种Ｌ波段锁相环频率合成器，频率范围１．１－１．６ＧＨＺ，频率步进为１ＭＨＺ，相位噪声为ε（１０ｋＨｚ）〈－９０ｄＢｃ／Ｈｚ杂散抑制优于５５ｄＢ，输出功率≥０ｄＢｍ。     

用于脉冲压缩雷达的声表面波部件

介绍一种用于脉冲压缩雷达的声表面波部件。它包含了声表面波脉压线、声表面波振荡器和重要的电子线路。该部件产生一种脉冲展宽信号，其工作频率为９６０ＭＨｚ，信号带宽为６ＭＨｚ，色散时间为１０μｓ，杂波电平≤－５０ｄＢｃ。专门设置的９００ＭＨｚ本振输出电平≥７ｄＢｍ，杂散电平≤－８０ｄＢｃ     

Da波段锁相系统研究

利用多环方案，研制了八毫米波锁相源系统，实验表明，３４．７ＧＨｚ频率点输出的相位噪声指标（傅氏频率为１ＫＨｚ时）为－７８ｄＢｃ／Ｈｚ，杂散优于－６０ｄＢｃ，输出功率大于４０ｍＷ．     

锁相介质振荡器

锁相介质振荡器采用锁柏稳频技术将介质振荡器的频率稳定在参考频率上。研制的一种Ｘ波段锁相介质振荡器,得到的性能指标如下：频率８．４４８ＧＨｚ;相位噪声≤ －８０ｄＢＣ／Ｈｚ＠１００ｋＨｚ、≤－１１０ｄＢ／Ｈｚ＠１００ｋＨｚ;输出功率≥１０ｄＢｍ;杂波≤－７５ｄＢｃ、谐波≤－３０ｄＢｃ。     

400MHz 250W VDMOS功率场效应晶体管

研制出了在４００ＭＨｚ下连续波输出２５０Ｗ，功率增益１０ｄＢ的垂直双扩散场效应晶体管（ＶＤ－ＭＯＳＦＥＴ）．采用Ｍｏ栅降低串联电阻，４００ＭＨｚ下用共源推挽结构成功地进行了并联工作，在Ｖｄｓ＝５０Ｖ下实现了连续波输出２５０Ｗ，增益１０ｄＢ，漏极效率６０％．     

高TcGdBa2Cu3O7—δ薄膜双晶结光探测器

研制了具有约瑟夫逊效应的高ＴｃＧｄＢａ２Ｃｕ３Ｏ７－δ薄膜双晶晶界结，按照光助隧道效应的原理我们用双晶结进行光探测，光源是波长为０．６３２８μｍ的Ｈｅ－Ｎｅ激光器，系统观测了高Ｔｃ ＧｄＢａ２Ｃｕ３Ｏ７－δ双晶结的光响应特性，最好的结果为：噪声等效功率ＮＥＰ＝４．３×１０＾－１４ＷＨｚ＾－１／２，归一化探测率Ｄ＾８＝１．２×１０＾１０ｃｍＨｚ＾１／２Ｗ＾－１，响应率Ｒｖ＝３．５×１０＾７Ｖ／Ｗ，     

An Agile VCO Frequency Calibration Technique for a 10-GHz CMOS PLL

This paper reports an agile VCO frequency calibration technique and its application on a 10-GHz CMOS integer-N phase-locked loop. The proposed calibration method accomplishes efficient search for an optimum VCO discrete tuning curve among a group of frequency sub-bands. The agility is attributed to a proposed frequency comparison technique which is based on measuring the period difference between two signals. Other mixed-signal circuits are also developed to facilitate this approach. The PLL incorporating the proposed calibration technique is implemented in a 0.18-mum CMOS process. The measured PLL phase noise at 10 GHz is -102 dBc/Hz at 1-MHz offset frequency and the reference spurs are lower than -48 dBc. The PLL consumes 44 mW in the low-current mode. The calibration time is less than 4mus     

A 3.96 GHz phase-locked loop for mode.1 MB-OFDM UWB hopping carrier generation

PLL achieves a phase noise of-70 dBc/Hz at 10 kHz offset and -113 dBc/Hz at 1 MHz offset. The integrated RMS jitter from 1 kHz to 10 MHz is 2.2 ps. The reference spur level is less than -68 dBc.     

基于DDS 与PLL 的C 波段宽带线性扫频源

利用直接数字频率合成(DDS)和锁相环(PLL)技术相结合的混合频率合成方案,研制了一种C波段宽带、高频率分辨率、快速线性扫频的频率源。为了给PLL 提供低相位噪声的宽带扫频参考信号,选用ADI 的DDS芯片AD9914,并利用阶跃恢复二极管(SRD)高次倍频电路结合二倍频器产生高达3400 MHz 的时钟信号。通过上位机配置AD9914 内部频率调谐字和数字斜坡发生器,产生512.5-987.5MHz 的扫频参考信号,其频率分辨率可精细到赫兹量级。选用低附加噪声的鉴相器和宽带VCO 芯片设计C 波段锁相源,在宽带工作频率范围内对DDS 扫频信号进行快速跟踪,并有效抑制杂散信号。实测结果表明,该扫频源工作频率为4. 1- 7. 9 GHz,在频率分辨率配置为0. 38 MHz 时,单向扫频周期为1 ms,扫频线性度为1. 58×10-6 。单频点输出时相位噪声优于-114 dBc/ Hz@ 10 kHz和-119 dBc/ Hz@ 100 kHz,杂散抑制优于69 dBc。     

一种基于偏移源的频率合成技术分析

针对一种基于偏移源的频率合成技术,建立了锁相环(PLL)线性模型,对相位噪声和杂散信号性能进行分析。从分析结果看,在锁相环反馈支路中使用一个偏移源将压控振荡器(VCO)输出信号下混频至一个较低的中频,从而将锁相环的环路分频比大大降低,使改善后的锁相环噪底达到-135 dBc/Hz。介绍了偏移源和主环的关键合成技术,结合工程应用设计的基于偏移源的C频段频率合成器,相位噪声偏离载波10 kHz处≤-99 dBc/Hz,偏离载波100 kHz处≤-116 dBc/Hz,杂散小于-70 dBc。     

A 13.5-mW 5-GHz frequency synthesizer with dynamic-logic frequency divider

The adoption of dynamic dividers in CMOS phase-locked loops for multigigahertz applications allows to reduce the power consumption substantially without impairing the phase noise and the power supply sensitivity of the phase-locked loop (PLL). A 5-GHz frequency synthesizer integrated in a 0.25-/spl mu/m CMOS technology demonstrates a total power consumption of 13.5 mW. The frequency divider combines the conventional and the extended true-single-phase-clock logics. The oscillator employs a rail-to-rail topology in order to ensure a proper divider function. This PLL intended for wireless LAN applications can synthesize frequencies between 5.14 and 5.70 GHz in steps of 20 MHz. The reference spurs at 10-MHz offset are as low as -70 dBc and the phase noise is lower than -116 dBc/Hz at 1 MHz over the whole tuning range.     

Ka波段锁相系统研究

利用多环方案,研制了八毫米波锁相源系统。实验表明,34.7GHz频率点输出的相位噪声指标(傅氏频率为1kHz时)为-78dBc/Hz,杂散优于-60dBc,输出功率大于40mW。     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

A 1-V 24-GHz 17.5-mW phase-locked loop in a 0.18-/spl mu/m CMOS process

A 1-V 24-GHz 17.5-mW fully integrated phase-locked loop employing a transformer-feedback voltage-controlled oscillator and a stacked divide-by-2 frequency divider for low voltage and low power is presented. Implemented in a 0.18-/spl mu/m CMOS process and operated at 24 GHz with a 1-V supply, the PLL measures in-band phase noise of -106.3 dBc at a frequency offset of 100 kHz and out-of-band phase noise of -119.1 dBc/Hz at a frequency offset of 10 MHz. The PLL dissipates 17.5 mW and occupies a core area of 0.55 mm/sup 2/.     

一种宽带低相噪频率合成器的设计方法研究

提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环（phase locked loop,PLL）芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10~20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于-109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.