GF(2n)域上基于ONB的ECC运算单元设计与实现

分析了GF(2n)域上基于优化正规基(ONB)的椭圆曲线的运算法则，讨论了域划分对芯片实现速度和硬件资源占用二者的影响，设计了一种串-并行结构的基于ONB的高速有限域运算单元，用于完成GF(2191)域上基于ONB的ECC芯片实现，在50MHz时钟下，GF(2191)域上的点乘运算速度平均为981次/s。     

GF(2m)域上ECC通用加速器设计与实现

分析了GF(2m)域上基于多项式基(PB)的椭圆曲线的运算法则,针对不同不可约多项式广泛应用的现状,提出了GF(2m)(160≤m≤400)上通用加速器设计方案并对其进行了快速实现.采用双端口RAM实现与微控制器(MCu)的挂接,在频率为71.3MHz的时钟下,加速器在MCU控制下完成GF(2160)、GF(2256)、GF(2400)域上标量乘速度分别为323次/秒、181次/秒、89次/秒.     

基于CRT的低成本RSA芯片设计

提出了一种基于改进的Montgomery算法和中国剩余定理(CRT)的RSA签名芯片的VLSI实现.由于采用了新颖的调度算法,实现了用576b的模乘单元来完成1152b的RSA模幂运算,从而大大降低了芯片面积;此外,CRT的引入使得整个系统的数据吞吐率与传统的1024bRSA系统相当.实验结果显示:芯片完成一次1024b的模幂运算需要约1.2M个时钟周期,而芯片规模在54K个等效门以下;如果系统时钟频率选取40MHz,系统签名速率可以达到30Kbps.     

基于VLIW的并行可配置ECC协处理器结构研究与设计

采用专用指令密码处理器的设计方法,提出了一种基于超长指令字(VLIW)的并行可配置椭圆曲线密码(ECC)协处理器结构.该协处理器结构对点加、倍点并行调度算法进行了映射,功能单元微结构采用了可重构的设计思想.整个ECC协处理器具有高度灵活性与较高运算速度的特点.能支持域宽可伸缩的GF(P)与GF(2m)有限域上的可变参数Weierstrass曲线.实验结果表明,GF(p)域上192 bit的ECC点乘运算只需要0.32ms,比其它同类芯片运算速度提高了1.1～3.5倍.     

无移位操作的快速comb乘法算法

有限域GF(2n)上乘法运算是影响GF(2n)上椭圆曲线密码实现效率的关键运算之一.基于窗口技术的comb乘法算法,被认为是目前有限域GF(2n)上乘法运算最快的算法之一.但是,它仍然使用了移位操作,而移位操作恰好又是域GF(2n)乘法运算中很耗时的操作.提出并实现了一种新的基于窗口技术的快速comb乘法算法,该算法避免了移位操作,且不增加异或运算次数.理论分析和实验结果表明,新算法有很好的实现效率,适合于有限域GF(2n)上椭圆曲线密码算法的软件实现.     

基于Kogge-Stone加法器改进的双域模乘器

模乘作为椭圆曲线公钥密码算法的核心运算,调用频率最高,提高其运算速度对于提高椭圆曲线密码处理器的性能具有重要意义。基于Kogge-Stone加法结构,结合可重构技术,实现一种能够同时支持素数域GF(p)和二元域GF(2~m)上模乘运算的双域模乘器,并对模块进行合理复用,节省硬件资源。用Verilog VHDL语言对该模乘器进行RTL级描述,并采用0.18μm CMOS工艺标准单元库进行逻辑综合。实验结果表明,该双域模乘器的最大时钟频率为476 MHz,占用硬件资源66 518 gates,实现256位的模乘运算仅需0.27μs。     

并行设计的高性能随机椭圆曲线加密协处理器

为加速椭圆曲线加密的运算,本文提出了一种新的并行设计的椭圆曲线加密处理器结构。该处理器采用的模运算单元的特点是含有两个模乘、一个模加和一个模平方模块。两个模乘可以并行运算,而且在模乘运算的同时可并行完成模加或模平方的运算。Xilinx公司的VirtexE XCV2600 FPGA硬件实现结果表明,完成有限域GF(2163)上任意椭圆曲线上的一次标量乘的全部运算只需3064个时钟,时间消耗为31.17μs,资源消耗为3994个寄存器和15527个查找表,适合高性能椭圆曲线加密应用的要求。     

有限域上乘法运算快速实现的设计

提出了一种基于对数移位结构实现GF(2^m)上乘法运算的设计方法。在对有限域乘法进行分析及对对数移位结构进行介绍的基础上，对乘法实现进行了详细阐述。该设计方法可以在一个时钟内完成有限域乘法，其运算速度优势非常明显。     

一种通用GF(2m)模乘加速器的快速实现

在椭圆曲线密码体制(ECC)中,有限域GF(2m)上模乘运算是最基本的运算,加速模乘运算是提高ECC算法性能的关键。针对不同不可约多项式广泛应用的现状,提出了一种通用GF(2m)模乘加速器设计方案。该加速器通过指令调度的方式,能快捷地完成有限域上模乘运算。实现结果表明,该设计完全适用于智能卡等应用要求。     

一种基于复合域的国密SM4算法快速软件实现方法

成为ISO/IEC国际标准算法后,SM4的性能受到更多关注.目前针对SM4算法实现效率提升的方法主要集中在缩短S盒的运算时间,其中采用复合域实现的方法大都基于AES算法实现的复合域,而在GF((2⁴)²)上鲜有针对SM4算法软件实现的复合域被提出.本文首次在GF((2⁴)²)上找到了一个针对SM4算法S盒软件实现的复合域,给出一种基于复合域的SM4算法快速软件实现方法,使用穷举搜索和数学分析优化了算法S盒的复合域数学构造,构建了同构映射矩阵及其最小化目标函数,仅使用175个门函数就完成了S盒运算,平均每个输出比特占用22个门函数.基于比特切片技术,利用扩展指令集AVX2实现了SM4算法256组消息的并行化加密.每字节加解密平均耗时仅6.5个时钟周期.对硬件依赖程度低,经测试在Intel i5、Intel i7和AMD R7环境下均能显著提升SM4算法的计算效率,对有相似S盒结构的密码算法快速软件实现具有重要的参考价值.     

一种基于有限域的快速乘法器的设计与实现

基于有限域上椭圆曲线公开密匙协议的离散对数计算算法正日益成为热点，而有限域上的计算尤其是乘法计算极大地影响其加／解密速度。为了提高椭圆曲线密码系统的计算速度，需要从很多方面考虑，但其中关键的一点在于如何提高乘法器的速度，且保持其规模在能够接受的范围。在对椭圆曲线的分析基础上提出了一种有限复合域GF((2^m1)^m2)上的快速乘法器。该乘法器采用并行计算和串行计算相结合的原则，在增加少量硬件规模将一次有限域乘法的计算速度由原来的m=m2m1个时钟周期降低到m2个时钟周期，从而极大地提高了乘法器的计算速度。通过FPGA的验证测试证明该方法在速度上完全适合椭圆曲线密码系统。     

一种基于复合域的ECC的快速乘法器

基于有限域上椭圆曲线公开密匙协议的离散对数计算算法正日益成为热点,而有限域上的计算尤其是乘法计算极大地影响其加/解密速度。基于ECC中有限域乘法的重要性,该文给出了一种复合域GF((2m1)m2)上的快速乘法器。该乘法器采用并行计算和串行计算相结合的原则,增加少量硬件规模将一次有限域乘法的计算速度由原来的m=m2m1个时钟周期降低到m2个时钟周期,从而极大地提高了乘法器的计算速度。     

基于整数拆分的椭圆曲线密码体制上的快速点乘算法

在椭圆曲线密码系统中,其核心操作是点乘运算κP,P是椭圆曲线上的点,忌是整数。怎样提高点乘计算速度,已成为热点研究领域。本文提出了一种新的基于整数拆分与预计算相结合的快速点乘算法。     

一种伪流水线型椭圆曲线双标量乘法的FPGA实现与验证

一些重要的椭圆曲线密码算法需要计算两个输入无关的椭圆曲线标量乘法,以缩短这些算法的计算时间为目的,提出了一种伪流水线型椭圆曲线双标量乘法VLSI体系结构.并对该结构在GF(2163)上对进行FPGA实现与验证.针对此结构还设计了一种字长为w的伪流水线型字串行GF(2m)乘法器.结果显示,该系统可以在较高的时钟频率下使用约4[-m/w]-(m-1)个时钟周期数完成输入无关的双椭圆曲线标量乘法计算.和近期其他文献的结果比较,这种VLSI结构计算双椭圆曲线标量乘法使用时钟周期数最少,性能最高.     

GF（2~m）域SM2算法的实现与优化

文章从有限域的基本运算和有限域上多倍点运算两个方面讨论分析了GF（2m）域SM2多倍点运算的实现算法和优化技巧,并给出了一个模一般三项式求余式的算法。实践表明运用这些算法和技巧,可以有效地提高多倍点运算的运行速度。     

线性规划在椭圆曲线密码系统中的应用

提高椭圆曲线上点加运算的速度在整个基于FPGA设计的椭圆曲线密码应用系统实现中极为关键。在对已有的几种投影坐标系下的点加运算进行分析比较的基础上,提出了一种适合于FPGA设计实现的椭圆曲线上的点加运算方案。同时结合椭圆曲线密码系统具体约束给出了整数线性规划算法,并将该算法应用干曲线点加算法的并行优化处理。试验结果表明,优化后的投影坐标下的点加运算较原来的算法在速度上提高了22％。     

A floating point multiplier performing IEEE rounding and addition in parallel

In the conventional floating point multipliers, the rounding stage is usually constructed by using a high speed adder for the increment operation, increasing the overall execution time and occupying a large amount of chip area. Furthermore, it may accompany additional execution time and hardware components for renormalization which may occur by an overflow from the rounding operation. A floating-point multiplier performing addition and IEEE rounding in parallel is designed by optimizing the operational flow based on the characteristics of floating point multiplication operation. A hardware model for the floating point multiplier is proposed and its operational model is algebraically analyzed in this research. The floating point multiplier proposed does not require any additional execution time nor any high speed adder for rounding operation. In addition, the renormalization step is not required because the rounding step is performed prior to the normalization operation. Thus, performance improvement and cost-effective design can be achieved by this approach.     

基于FPGA的进位存储大数乘法器的改进与实现

提出了一种基于FPGA的进位存储的大数乘法器的改进算法,该算法采用串并混合结构可以在一个时钟内完成多次迭代计算,减少了完成一次运算的时钟数,因此有效地提高了大数乘法器的速度。最后硬件结构设计在Altera Stratix II EP2S90F1508C3上实现,给出了192位、256位以及384位的乘法器性能分析,其中,192位可达到0.18?μs,256位达到0.27?μs,384位达到0.59?μs,速度上都提高了3.5倍左右。     

GF(2~m)域乘法器的快速设计及FPGA实现

有限域GF(2m)上的椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,该密码体制最主要的运算是有限域上的乘法运算。该文提出一种基于FPGA技术的多项式基乘法器的快速设计方法,并给出了面积与速度的比较分析。