碳掺杂对28 nm PMOS器件性能的影响

基于28 nm Polysion工艺,研究了在轻掺杂源漏区(LDD)提升掺杂浓度与掺杂碳源对PMOS器件的影响。实验结果表明,掺杂碳原子可以有效抑制硼的瞬时增强扩散效应(TED),并有效降低器件结深,降低漏电流。在P型轻掺杂源漏区(PLDD)提升掺杂浓度,可以有效提高电路速度,但会导致更严重的硼扩散与漏电流。通过研究不同浓度的碳原子与PLDD浓度对器件的影响,选取合适的碳源掺杂浓度并提高PLDD的掺杂浓度,在同样饱和电流的情况下器件具有更小的漏电流,可以提升PMOS器件的饱和电流与漏电流(I_on-I_off)性能约6%。     

一种实用的高压BiCMOS关键工艺技术研究

提出了一种实用的高压BiCMOS工艺.该工艺集成了高性能耗尽型NJFET、NPN、VPNP、高压NMOS、高压PMOS、NMOS、PMOS、齐纳二极管,以及铬硅电阻、磷注入电阻等有源和无源器件.NJFET的夹断电压为-1.5 V,击穿电压为17 V;高压MOS管的击穿电压为37 V;齐纳二极管在25 μA时其反向击穿电压为5.5 V.使用该工艺,研制了一款低压差线性稳压器(LDO),基准源静态电流小于1.5 μA.该工艺还可广泛应用于高压A/D、D/A转换器的研制.     

提升HVPMOS漏极击穿电压的工艺改进方法

文中讲述了一种通过改进高压PMOS源漏极轻掺杂扩散结构(LDD),来提升高压PMOS的漏极击穿电压的工艺改进方法,并且该工艺改进不影响其他器件性能.分析了工艺改进提升漏极击穿电压的机制.     

新型的低高压MOS接口电路

本文介绍一种由八个高压MOS器件组成的低高压MOS接口电路.它采用与目前国际上先进的NMOS大规模集成电路工艺技术完全兼容的N阱硅栅等平面CMOS工艺,而不需要附加任何工艺步骤.本文描述了高压MOS器件的物理模型,介绍了器件结构和工艺设计,并给出了高压MOS器件的漏击穿电压时沟道长度、漂移区长度、离子注入剂量和延伸源场极的关系的实验结果.这种高压MOS器件的漏击穿电压最大可达400V(在零栅偏压时),最大饱和漏电流可达35mA(在栅压为10V时),而导通电阻低到600(?)(在栅压为10V时).     

一个适用于短沟HALO结构MOS器件的直接隧穿栅电流模型

对沟道长度从10μm到0.13μm,栅氧化层厚度为2.5nm的HALO结构nMOS器件的直接隧穿栅电流进行了研究,得到了一个适用于短沟道HALO结构MOS器件的直接隧穿栅电流模型.随着沟道尺寸的缩短,源/漏扩展区占据沟道的比例越来越大,源漏扩展区的影响不再可以忽略不计.文中考虑了源/漏扩展区对直接隧穿栅电流的影响,给出了适用于不同HALO掺杂剂量的超薄栅(2～4nm)短沟(0.13～0.25μm)nMOS器件的半经验直接隧穿栅电流模拟表达式.     

一个适用于短沟HALO结构MOS器件的直接隧穿栅电流模型

对沟道长度从10μm到0.13μm,栅氧化层厚度为2.5nm的HALO结构nMOS器件的直接隧穿栅电流进行了研究,得到了一个适用于短沟道HALO结构MOS器件的直接隧穿栅电流模型.随着沟道尺寸的缩短,源/漏扩展区占据沟道的比例越来越大,源漏扩展区的影响不再可以忽略不计.文中考虑了源/漏扩展区对直接隧穿栅电流的影响,给出了适用于不同HALO掺杂剂量的超薄栅(2～4nm)短沟(0.13～0.25μm)nMOS器件的半经验直接隧穿栅电流模拟表达式.     

一个LVTSCR并联PMOS的高维持电压ESD防护器件

为了在5 V片上输入输出端进行静电放电(ESD)防护,提出了一种新型的LVTSCR结构。使用Silvaco 2D TCAD软件对此器件进行包含电学及热学特性的仿真。此新型器件交换了LVTSCR中N-Well的N+、P+掺杂区并引入了一个类PMOS结构用来在LVTSCR工作前释放ESD电流。器件仿真结果显示,与LVTSCR相比,该器件获得了更高的维持电压(10.51 V),以及更高的开启速度(1.05×10-10 s),同时触发电压仅仅从12.45 V增加到15.35 V。并且,如果加入的PMOS结构选择与NMOS相同的沟道长度,器件不会引起热失效问题。     

两次硼注入短沟道MOSFET

本文给出了用于高速逻辑电路的两次硼离子注入 n 沟增强型 MOS EFT 器件的阈值电压和电流一电压特性。衬底采用 P 型(100)15Ω cm 的高阻材料,以降低结电容和阈值衬底敏感度。用浅的硼注入来提高阈值电压,之后,再进行一次较深的离子注入,以提高源—漏之间的穿通电压。这种方案特别有利于制作短沟道器件。我们对两次离子注入的器件进行了一维分析,以估测离子注入的剂量和能量对器件阈值电压的影响,同时我们还根据器件的几何尺寸进行了准二维分析,来了解器件的短沟道效应。为了得出电流一电压特性,一维分析用于线性区,而以泊松方程解为基础的准二维分析用于夹断区,以估测空间电荷限制电流。计算结果与实验室试制器件的特性非常符合。     

埋层低掺杂漏SOI高压器件的击穿电压

提出一种具有埋层低掺杂漏(BLD)SOI高压器件新结构。其机理是埋层附加电场调制耐压层电场,使漂移区电荷共享效应增强,降低沟道边缘电场,在漂移区中部产生新的电场峰。埋层电中性作用增加漂移区优化掺杂浓度,导通电阻降低;低掺杂漏区在漏极附近形成缓冲层,改善漏极击穿特性。借助二维半导体仿真器MEDICI,研究漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在器件参数优化理论的指导下,成功研制了700V的SOI高压器件。结果表明:BLD SOI结构击穿电压由均匀漂移区器件的204V提高到275V,比导通电阻下降25%。     

p沟VDMOS的设计及抗辐照特性研究

借助半导体仿真工具Silvaco中所提供的工艺摸拟器(Athena)和器件摸拟器(Atlas),及L-Edit版图设计工具,设计了一款击穿电压高于-90 V、阈值电压为-4 V的p沟VDMOS器件。经实际流片测试,器件的导通电阻小于200 m!,跨导为5 S,栅-源泄漏电流和零栅电压时的漏-源泄漏电流均在纳安量级水平,二极管正向压降约为-1 V。采用2-D器件仿真方法以及相关物理模型对所设计的p沟VDMOS器件的单粒子烧毁(SEB)和单粒子栅击穿(SEGR)效应进行了分析和研究,并通过对所获得的器件样片采用钴-60"射线源进行辐照实验,研究了在一定剂量率、不同总剂量水平条件下辐照对所研制的p沟VDMOS器件相关电学参数的影响情况。     

海外简讯

这里介绍一种适用于CMOS-IC中的自动转换偏置电压的电路。即使在输入电压超出电源电压时,它允许芯片衬底(或阱)在最高(或最低)电压下偏置。 在许多应用中,CMOS-IC的输入电压可能超出电路的正偏压或负偏压。当输入端和MOS晶体管的源或漏相连时,即使作为保护用途,也可能发生源(或漏)-衬底(或阱)二极管的正向偏置。如果输入源是低阻抗,功耗很大,很可能把电路烧毁。出于这种情况,需要控制芯片衬底的偏置电压,或需要控制晶体管和输入端相连区的偏压。采用p阱工艺和p沟输入晶体管,输入信号大于V_(DD)是危险的。相反,如果输入晶体管是n沟器件输入电压低于V将产生问题。采用n阱工艺,问题更多。在电源电压和输入电压之间自动转换衬底端压(或阱偏压)可以解决这些问题。     

1200V碳化硅MOSFET设计

设计了一种阻断电压大于1 200V的碳化硅(SiC)MOSFET器件。采用有限元仿真的方法对器件的终端电场分布进行了优化。器件采用12μm厚、掺杂浓度为6e15cm-3的N型低掺杂区。终端保护结构采用保护环结构。栅压20V、漏压2V时,导通电流大于13A,击穿电压达1 900V。     

普通运放和MOS管搭建高压源精确测量击穿电压和漏电流

在中小功率半导体器件的参数测试中,不乏一些高压的器件,如何准确稳定地测出这类器件的击穿电压和漏电流是此类仪器最关键的问题之一.解决办法之一是要有个精度高且可程控的电压源作为测试基准源,而市场上输出电压达千伏级的运放器价格昂贵,且购买困难.本文通过普通运算放大器和MOS管构成可程控0～1000V高压运算放大器,并介绍其电路在半导体综合参数测试仪中的应用.     

击穿18V的高压LDD PMOS器件的研制

从Synopsys TCAD的软件模拟出发，基于0．8μm标准CMOS工艺，通过重新设计高压N阱，以及优化器件LDD区域注入剂量，成功研制了栅长0．8μm击穿电压达到18V的LDD结构的高压PMOS器件，并实现了低高压工艺的兼容。研制的宽长比为18／0．8的PMOS器件截止电流在500pA以下，阚值电压为-1．5V，-10V栅压下饱和电流为-5．6mA，击穿电压为-19V。器件主要优点是关态漏电小，且器件尺寸不增加，不影响集成度，满足微显示像素驱动电路对高压器件的尺寸要求，另外与其他高压器件相比更容易实现，节约了成本。     

用聚焦硼离子束注入到硅中以实现亚微米沟道的MOSFET

用聚焦离子束注入到硅中的一种新型亚微米沟道长度器件—离子束MOSFET(IB—MOS),已显示出聚焦离子束卓有成效的应用。这种器件的有效沟道区域是在源—漏之间As~+注入的N~-栅区用16keV聚焦硼离子束的单线扫描来形成的。(束径:0.2μm、束流密度:50mA/cm~2)。用二维器件的模拟证明了源—漏间距为0.8μm的IB—MOS器件在电流增益、漏极击穿电压和短沟道阈值效应等方面都具有明显的改善。制造出的实     

1700V碳化硅MOSFET设计

设计了一种击穿电压大于1 700V的SiC MOSFET器件。采用有限元仿真的方法对器件的外延掺杂浓度及厚度、有源区结构以及终端保护效率进行了优化。器件采用14μm厚、掺杂浓度为5×1015cm-3的N型低掺杂区。终端保护结构采用保护环结构。栅压20V、漏压2V时,导通电流大于1A,击穿电压高于1 800V。     

急变返回—MOS器件一种稳定的正反馈击穿方式

用于NMOS和CMOS微电路的N沟MOS晶体管在其漏-源击穿特性上有一个负阻区。启动这种工作方式,源-漏电压就会下降,同时产生较大的漏极电流。急变返回不是四层结构(可控硅整流器,闭锁)的现象,但是象闭锁一样,它的启动可以是电流注入到p阱,结的雪崩击穿,或暴露于电离辐射区。其维持电压可大大低于漏极-衬底结的雪崩电压,由此限制了最大工作电压。本文介绍了急变返回的一个定性模型——发生在导致再生反馈的寄生双极性晶体管本征基区的局部导电率调制。还介绍了工艺变化对急变返回的影响以及对电离辐照的触发灵敏度。     

内嵌PMOS的高维持电压LVTSCR设计

LVTSCR器件结构相对于普通SCR具有低电压触发特性而被广泛用于集成电路的片上静电放电(ESD)防护中。但是在ESD事件来临时,其维持电压过低易发生闩锁(latch-up)效应致使器件无法正常关断。为改进LVTSCR这一缺陷,提出了一种内嵌PMOS的高维持电压LVTSCR结构,即Embedded PMOS LVTSCR(EP-LVTSCR)。该结构基于内嵌PMOS组成的分流通路抽取阱内载流子,抑制寄生晶体管PNP与NPN正反馈效应,来提高器件抗闩锁能力;通过Sentaurus TCAD仿真软件模拟0.18μm CMOS工艺,验证器件的电流电压(I-V)特性。实验结果表明,与传统LVTSCR相比较,EP-LVTSCR的维持电压从2.01 V提升至4.50 V,触发电压从8.54 V降低到7.87 V。该器件具有良好的电压钳位特性,适用于3.3 V电源电路芯片上静电防护应用。     

掺杂分布对EPROM编程的影响

在EPROM器件中,栅注入电流Ig对于Si表面的可动电子浓度n和电场E非常敏感。我们用二维电子温度器件模拟程序研究了n、E和Ig与掺杂分布的关系。 我们研究了沟长L=2(μm)、浮置栅氧化层厚度T_(ox)=400(?)的双栅EPROM器件。漏极写入电压采用17V,产生的漏电流为1.2mA。我们在一个等效的MOSFET上调节栅电压,以便使漏电流I_d与这一写电流相等,发现三种不同的沟道分布的浮置栅压(V_(gf))当量为12.8V、13.9V和16V。     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。