一种流水线ADC数字域动态可重构架构

分析流水线ADC数字域校准算法工作原理及实现电路的具体特点.为解决数字校准算法系数实时更新的问题,在PipeRench结构的基础上结合多重上下文动态可重构方式,提出了一种针对流水线ADC数字域的动态可重构电路.对该架构中的关键电路模块进行了设计并对整个电路架构进行了仿真,结果表明该架构可以实现流水线ADC数字域的动态重构.     

一种应用于流水线ADC的自适应后台校正技术

流水线模数转换器(Pipeline ADC)是一种应用广泛的模数转换器结构,可以同时实现高速和高精度性能。然而电路的非理想性严重制约着流水线ADC的性能。提出了一种自适应数字技术,通过使用低速但准确的ADC作为基准,与待校正的流水线ADC并联,并将两者的数字输出的差值送入数字自适应滤波器中进行处理,使流水线ADC的输出不断逼近低速但准确的ADC输出,从而达到数字校正的目的。仿真结果表明,这种方法可以有效去除包括电容失配、有限运放增益、运放失调在内的误差。     

一种适于引入Dither的流水线ADC结构

在ADC中应用Dither技术,可以减小ADC的量化误差,在统计上减小DNL误差、提高ADC的分辨率,但是却存在输入信号较大时,引入Dither噪声后可能发生信号溢出的问题。在此针对流水线ADC分级结构的特殊性,提出一种流水线ADC结构,在普通流水线ADC的第一子级后增加残差改变模块,在改进的流水线ADC中可以引入一定幅度范围内的Dither而不发生溢出。最后,在Simulink中搭建流水线ADC的行为级模型进行了仿真验证,证明所提出的流水线ADC结构在保证引入Dither后信号不会溢出的同时,也能有效地提升其SFDR性能。     

CCD图像采集系统的低功耗流水线ADC设计

设计了一个适用于面阵OCD图像采集系统的10位、90MSPS流水线ADC.通过采用低功耗动态比较器和省略输入级采样保持模块使得该高速ADC具有低功耗的优点.电路设计使用Charter 0.35μm3.3V 2P4M CMOS工艺.仿真结果表明:90MHz的采样速率、3.3MHz正弦信号输入下,该ADC模块具有9.3bit的有效分辨率,最大DNL为0.5LSB,最大INL为0.8LSB,整个ADC功耗仅为35.4mW.     

基于冗余子级的流水线ADC校准技术

提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96 dB提高到15.32位和99.55 dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62 dB,初步验证了该校准算法的可行性。     

基于过零检测的流水线型ADC的设计

该文对比传统基于运放结构的MDAC,介绍了基于过零检测电路ZCBC(zero-crossingbased circuit)的MDAC结构。该结构可以实现轨到轨的信号范围,更加适用于深亚微米下流水线型ADC的设计。并采用0.18μm CMOS工艺,设计了一款10bit 10MSPS 1.5bit/级的流水线型ADC。仿真结果表明:在采样频率为10MHz,输入信号频率为1MHz时,SFDR为66.39dB,ENOB为8.57bits,THD为-62.30dB,DNL为1.36LSB,INL为2.24LSB。     

用于16位流水线ADC的高速动态比较器设计

介绍一种用于16位100MS/s流水线ADC中第一级子ADC的开关电容高速动态比较器电路,在传统的前置放大器加锁存比较电路结构的基础上,设计再生比较器的复位信号,增加失调消除反馈环路,当输入信号在各基准电压判定点附近一定范围内时交叉输出0、1电平,一方面均衡噪声,另一方面消除因工艺制造失配等带来的失调误差的影响。电路采用0.18μm 1.8V1P5MCMOS工艺,在1.8V条件下传输延时约300ps,转换速率约100ps,功耗约250μA,失调电压仅约0.2mV,可以满足16位流水线ADC对比较器性能的要求。     

16位流水线ADC系统级建模及仿真

基于MATLAB/Simulink的平台,设计并实现了16bit 100M流水线模数转换器(ADC)系统仿真的理想模型.在充分掌握流水线ADC整体结构基础上,对其基本模块进行建模,充分考虑并加入电路的非理想特性和噪声,使整个系统模型接近实际电路.在输入信号为40MH2,采样时钟频率为100MHz时,分别对理想模型和加入非理想因素后的模型进行仿真比较,得到各项性能指标.对实际电路的设计具有一定的借鉴作用.     

用于流水线ADC的高精度SHA-Less电路

本文提出了一种适用于高速、高精度流水线ADC的无采样保持运算放大器(SHA-less)结构。使用可变电阻带宽修调电路以及MDAC与flash ADC的对称性设计,减少了两种单元电路间的采样误差,通过增加MDAC采样电容复位时钟和独立的flash ADC采样电容技术,消除了采样电容残留电荷引起的踢回噪声。本设计作为14位125-MS/s流水线ADC的前端转换级,基于ASMC 0.35- BiCMOS工艺的仿真和测试结果表明,前端转换级芯片面积1.4?2.9 mm2,使用带宽修调后,125 MHz采样,30.8 MHz输入信号下,SNR从63.8 dB提高到70.6 dB,SFDR从72.5 dB提高到81.3 dB,转换器的动态性能在150 MHz的输入信号频率下无明显下降。     

低功耗高速流水线ADC中低回踢噪声动态比较器设计

动态比较器是低功耗高速流水线ADC的重要模块,其回踢噪声会严重影响ADC的性能.为了满足低功耗高速流水线ADC的应用需求,设计了一种全差分结构的动态比较器,具有零静态功耗、速度快、阈值电压可调等特点.中和技术的应用可以显著降低回踢噪声.电路使用TSMC 0.18 μmCMOS工艺,在1.8 V电源电压和100 MHz工作频率下,仿真显示回踢噪声被明显抑制,减小了75.5%.     

14位100MSPS流水线ADC的低功耗设计

为实现14位100MSPS流水线模数转换器(ADC)的低功耗设计,提出了一种新型的运放和电容共享技术。该技术将流水线ADC的前端采样保持电路(SHC)并入第一流水线级,并在后面的流水线级中相邻两级使用运放共享技术,消除了常规的运放和电容共享技术所存在的需要额外置零状态和引入的额外开关影响运放建立时间的缺点。芯片采用TSMC 0.18μm互补型金属氧化物半导体(CMOS)混合信号工艺,仿真结果表明,在100MSPS采样率和10MHz输入信号频率下,ADC可达到77.6dB的信号噪声失调比(SNDR),87.3dB的无杂散动态范围(SFDR),±0.4LSB的微分非线性(DNL),±1LSB的积分非线性(INL),0.56pJ/conv的品质因数(FOM),在3.3V供电情况下功耗为350mW。     

12位20MS/s流水线ADC的研制

流水线结构是高速高精度ADC的首选.通过对流水线ADC的结构、MDAC电路进行了研究;提出新型采样保持开关;设计了12位20 MS/s采样率流水线ADC,并基于SMIC0.35μm混合CMOS工艺进行流片实现,测试结果表明,在测试仪器只有10位精度的情况下SFDR=65 dB,SNDR=56 dB,SNR=56.9 dB,ENOB=9.1 bit,最后对测试结果进行分析.     

10 bit 80 Msample/s流水线ADC的电路级设计

实现了0.18μmCMOS模拟工艺、1.8V电源电压下10位分辨率、80MHz采样率的流水线ADC的电路级设计,采用栅压自举的采样开关和增益提升运放保证ADC的精度;采用复位结构的SHC和MDAC消除运放失调电压的影响;采用动态比较器并优化每级电容以降低功耗.当输入信号幅度为1Vpp时,ADC在整个量化范围内无失码,当输入信号频率为39MHz时,可获得71.6dB的无失真动态范围和60.56dB的信噪失真比.     

一种16.9mW 10 bit 50 Msample/s流水线ADC IP核设计

设计了一个10位50 Msample/s流水线ADC IP核.采用SMIC 0.25 μm 1P5M数字CMOS工艺,通过使用运算放大器共享技术、电容逐级缩减技术和对单元电路的优化,使得整个IP核面积仅为0.24 mm2.仿真结果表明,在50 MHz采样率、输入信号为2.04 MHz正弦信号情况下,该ADC模块具有8.9 bit的有效分辨率,最大微分非线性为0.65 LSB,最大积分非线性为1.25 LSB,而整个模块的功耗仅为16.9 mW.     

一种基于时间交织流水线架构的高速ADC设计

伴随着宽带雷达系统的发展,信号带宽越来越大,从而对模数转换器(ADC)的转换速度要求也越来越高。为满足宽带系统需求,需要ADC能够在数百兆甚至上GHz转换速度下实现较高精度的数据转换,这对ADC芯片设计提出了很高的要求。基于0.18 μm BiCMOS 工艺,设计了一种时间交织流水线架构的超高速ADC,前端采用一个超高速高精度跟踪保持器,转换核心采用四路并行流水线时域交织工作,内部集成多相位时钟控制电路。实测结果表明:该ADC芯片在800 MS/s 速度下性能良好,部分通道最高工作速度可达1.2 GS/s。     

一种用于12位250MSPS流水线ADC的中频采样前端

设计了一种具有中频采样功能的流水线ADC采样保持前端电路.采样保持前端电路采用基于开关电容的底板采样翻转式结构,运算放大器采用了米勒补偿型两级结构以提高信号摆幅,采样开关采用了消除衬底偏置效应的自举开关以提高中频采样特性.该采样保持前端电路被运用于一种12位250 MSPS流水线ADC,电路采用0.18μm lP5M 1.8 V CMOS工艺实现,测试结果表明该ADC电路在全速采样条件下对于20 MHz的输入信号得到的SNR为69.92 dB,SFDR为81.17 dB,-3 dB带宽达700 MHz以上,整个前端电路的功耗为58 mW.     

ADC0809的接口技术

一、芯片参数、内部结构及引脚功能(一)芯片参数ADC0809芯片的各项技术参数如下:1.分辨率:8位2.总的不可调误差:相对误差±1/2LSB。绝对误差:±1LSB3.转换时间:100μs4.单电源+5V供电,此时模拟输入范围为0～+5V5.具有锁存控制功能的8路模拟开关,可对8路模拟电压信号分时进行转换6.输出与TTL兼容7.无需外部的调零和满量程调整8.温度范围:-40℃～85℃9.功耗:15mW     

用于流水线ADC的全差分参考电压电路

为了实现流水线ADC的带隙基准电压低于1 V和降低参考电压电路的功耗,提出了一种新的全差分参考电压电路。在传统带隙基准的基础上,该参考电压电路增加了MOS管基-射极电阻,可根据电阻的比例系数来调节输出带隙基准电压。采用电流模电路,实现了单端信号转差分信号,结构简单。采用TSMC 0.18 μm CMOS工艺进行设计与仿真,结果表明,温度为25 ℃时,该电路的参考电压VREFP和VREFN分别为1.156 V和0.656 V。在-40 ℃~125 ℃范围内变化时,参考电压的波动小于6 mV,温度系数小于4.6×10-5/℃。低频时,电源抑制比为115 dB。该参考电压电路应用于高清视频信号处理的流水线ADC中,能实现170 MS/s、10位精度的数模转换。     

流水线ADC设计中的数字校准算法与实现

数字校准是高速高精度流水线ADC设计中的关键技术之一。文章提出了一种可通过校准控制生成测试信号,自动计算权重来对流水线ADC中电容失配进行误差补偿的技术。该技术能有效地减小增益有限、电荷注入等非理想因素的影响,使校准输出后的数据拥有更高的准确度,提高了系统的线性度。     

一种用于高速流水线ADC的时钟管理器

文章设计了一种用于高速流水线ADC的时钟管理器,该电路以延迟锁相环(DLL)电路为核心,由偏置电路、时钟输入电路、50%占空比稳定电路和无交叠时钟电路构成。该电路用0.35μmBiCMOS工艺条件下cadence spectre仿真。由测量结果可知,时钟管理器可以实现70MHz~300MHz有效输出。在250MHz典型频率下测得峰值抖动为16ps,占空比为50%,功耗为47mW。仿真结果表明该时钟管理器具有高速度、高精度、低功耗的特点,适用于高速流水线ADC。