用于低功耗编译的SPM部件功耗模型研究

为了获得SPM(Scratch-Pad Memory)部件最佳的使用效果,需要合适的SPM性能和功耗模型来指导编译优化过程。现有的功耗模型只提供SPM部件的平均访问功耗,没有反映电路实际功耗随电路不同输入而改变的特征,限制了更进一步的优化。该文提出依照电路结构生成SPM部件的基本功耗模型,并使用程序运行时信息生成模型中的参数因子,用来反映不同应用程序运行时电路的实际活跃度。实验结果表明,该功耗模型测量的能耗值在总体上与现有基于统计方法生成的功耗模型结果相一致,同时能反映不同应用程序访问SPM部件时的功耗差异,对编译器优化SPM部件的访问方式具有重要的指导意义。     

SOC技术及系统级低功耗设计

介绍了SOC设计中的IP核可复用技术、软硬件协同设计技术、SOC验证技术、可测性设计技术以及低功耗设计技术。对SOC低功耗设计中的瞬态功耗优化、平均功耗优化以及功耗的物理来源、电容充放电功耗、短路功耗、静电漏电功耗进行了分析。并对典型SOC设计中采取降低芯片和封装电容、降低电源电压,达到降低功耗的技术进行了研究。最后对系统级功耗设计中的电源系统低功耗设计、工作系统低功耗设计进行了探讨。     

CMOS集成电路的功耗优化和低功耗设计技术

总结了当前已发展出的各个层次的CMOS低功耗设计技术和低功耗设计方法学的研究进展.重点介绍了时序电路的优化、异步设计、高层次电路设计和优化技术.     

百万门级系统芯片低功耗技术研究

针对超大规模集成电路低功耗设计技术市场需求的迅速增大,提出了一种新的百万门级系统芯片低功耗设计流程,重点分析了芯片系统级、电路级、逻辑级与物理级四个不同的层次的低功耗设计方法,包括系统构架、时钟与功耗管理算法等低功耗关键技术。以某新型雷达SoC低功耗设计为例,采用SMIC 0.18 μm 1P6M CMOS工艺进行设计,版图尺寸为7.825 mm×7.820 mm,规模约为200万门。实验结果表明,在100 MHz工作频率下,采用新的低功耗设计流程后,前端设计阶段功耗降低了42.79%,后端设计阶段功耗降低了12.77%,芯片总功耗仅为350 mW。样品电路通过了用户某新型相控阵雷达系统的应用验证,满足小型化和低功耗的要求。     

数字集成电路的低功耗设计

评述了近年来 Ｅ Ｄ Ａ 领域中最具代表性的功耗估计和优化的方法,并对低功耗设计技术的发展趋势作了展望。     

嵌入式系统的低功耗设计技术

随着嵌入式系统的广泛应用,低功耗问题摆在了设计人员面前.低功耗设计包括系统设计、硬件设计、软件设计、器件的工艺设计等诸多方面.其中器件的工艺设计主要由半导体器件的厂家来完成,嵌入式系统的应用设计人员只需要关心器件的功耗指标,更多的工作集中于系统的硬件、软件以及它们之间的配合方面.本文主要从这些方面讨论嵌入式系统的低功耗设计问题和设计方法.     

嵌入式系统低功耗设计研究

在嵌入式系统设计中低功耗设计是许多设计人员必须面对的问题,其原因在于嵌入式系统产品不是一直都有充足的电源供应,往往是靠电池来供电的,而且大多数嵌入式设备都有体积和质量的约束。另外,系统部件产生的热量和功耗成比例,为解决散热问题而采取的冷却措施进一步增加了整个系统的功耗。为了得到最好的结果,在系统设计时就必须考虑低功耗问题。系统的功耗设计涉及到软件、硬件、集成电路工艺等多个方面,这里分析了功耗产生的原因,从原理和实践上探讨系统的低功耗设计问题,综述硬件低功耗和软件低功耗的设计方法,给出实现低功耗设计的一种可行方法。     

嵌入式系统的低功耗设计

本质上,低功耗设计并不需要魔法,但的确需要极大的努力关注和处理各种细节。     

嵌入式系统低功耗设计研究与实现

随着科技的不断进步,嵌入式系统性能得到了很大的提高,系统模块更加强大,处理速度更加快速,不过在耗能方面还是有待提高,目前,功耗问题是困扰嵌入式系统更好发展的主要因素。嵌入式系统主要包括软件设计以及硬件设计。为了降低功耗,就需要对这中设计方法进行深入研究,解决存在的不足。本文根据实际情况,结合经验,对嵌入式系统的低功耗问题进行了分析,并对嵌入式系统的硬件设计以及软件设计提出了一些切实有效的措施,有利于更好的解决嵌入式系统的功耗问题。     

SDRAM功耗模型及指令FIFO优化

在嵌入式系统中,存储子系统通常是系统性能的关键,同时由于其访问频繁功耗也通常占据了功耗的大部分。本文从一个嵌入式RISC处理器的指令FIFO设计出发,提出了SDRAM的功耗模型,基于该功耗模型,提出了最优化的指令FI-FO设计。实验结果表明FIFO深度为4或者5时性能最高且消耗能量最少。     

基于硬件构件的嵌入式系统低功耗研究

降低系统功耗不仅要考虑硬件方面的因素,同时也要分析因软件引起的功耗。为了降低系统整体功耗,首先需要明确影响系统功耗的软硬件因素。在硬件方面,通过对硬件构件进行选择、设计和整合等方法降低功耗;软件方面则是重点优化与功耗密切相关的要素,如算法、指令与方法等。这些因素往往是相互制约、相互影响的。设计一个成功的低功耗系统,需要通过分析与实验,明确一个以硬件构件为思想的嵌入式系统低功耗设计时所需考虑的一些问题。     

一种RTL级数据通路ODC低功耗优化算法

 本文提出了一种具有高计算效率和低硬件开销的门控时钟低功耗优化算法. 该算法在RTL级搜索数据通路的不可观察性（Observability Don′t Care）. 采用RTL级逻辑信号总线ODC模型和基于路径ODC的有向图遍历模型,减少了ODC计算负荷,提升了计算效率,使ODC适用于超大规模集成电路的低功耗优化. 引入数据通路ODC条件概率作为门控信号产生的重要依据,对ODC条件概率高的通路优先插入门控逻辑,可以极低硬件开销实现高效门控时钟网络. 实验结果显示,本算法与传统ODC算法相比计算负荷平均降低8倍,功耗平均下降12.35%,面积开销平均减少13.44%.     

基于ARM的嵌入式计算机系统的低功耗设计与实现

嵌入式计算机系统被广泛应用于便携式和移动性较强的产品中,而这些产品的低功耗设计的目标是在满足用户对性能需求的前提下,尽可能降低系统的能耗,延长设备的待机时间[1].基于ARM处理器的嵌入式计算机系统主要通过低功耗微处理器选择、接口驱动电路的设计、电源供给电路设计、动态电源管理等来实现系统的低功耗.该系统已经在产品应用,系统性能稳定,功耗很小.     

基于Android系统网络耗电量优化方法的研究

鉴于Android系统网络耗电量过大而导致的电池工作时间过短问题的提出,为降低网络功耗,对Android手机上网时的耗电量进行测试与统计,测试结果表明手机上网时的耗电量比手机关闭网络的耗电量大,开启网络上网后关闭屏幕仍可能会产生不必要的网络耗电量。针对这个问题提出了一种软件优化Android系统网络耗电量的方法,当检测到手机屏幕关闭时,通过软件控制来关闭网络。该方法减少了不必要的损耗,从而延长了电池的工作时间,具有良好的实用性。     

低压配电网并联电容器的无功补偿优化算法

针对低压配电网电压低、电流大、线损高的特点,提出了一种以配电网线损最小为目标的电容器无功补偿的优化算法,进而有效确定配电线路中补偿电容器的安装位置和最佳补偿容量,与传统的近似算法和2n/(2n+1) 算法相比,其克服了不足,并通过实际低压配电网的时间证明其具有的经济性和有效性,为其应用提供了理论依据和实践参考。     

一款用于驱动耳机的低噪声低功耗音频功率放大器的设计

报道了一款低噪声、低功耗、增益可调的音频功率放大器的设计.该功率放大器在电源电压为5V,输入信号频率为1kHz,驱动负载为16Ω,输出功率为120mW时的总谐波失真仅为0.1%.此音频功率放大器的增益允许以每台阶为1.5dB在 12～-34.5dB之间变化,共32个台阶,内部的放大器电路是该用于驱动耳机的音频功率放大器的核心.介绍了功率放大器的电路结构、放大器的主要模块、最终版图和测试结果,最后此电路在上华0.6μm双层多晶硅、双层金属的CMOS工艺上实现.     

一款用于驱动耳机的低噪声低功耗音频功率放大器的设计

报道了一款低噪声、低功耗、增益可调的音频功率放大器的设计.该功率放大器在电源电压为5V,输入信号频率为1kHz,驱动负载为16Ω,输出功率为120mW时的总谐波失真仅为0.1%.此音频功率放大器的增益允许以每台阶为1.5dB在+12～-34.5dB之间变化,共32个台阶,内部的放大器电路是该用于驱动耳机的音频功率放大器的核心.介绍了功率放大器的电路结构、放大器的主要模块、最终版图和测试结果,最后此电路在上华0.6μm双层多晶硅、双层金属的CMOS工艺上实现.