高级加密标准AES算法的FPGA实现

介绍了AES数据加密结构,以及相关的有限域的知识及简单运算,提出了一种用FPGA高速实现AES算法的方案。AES加密算法密码模块作为安全保密系统的重要组成部分,其核心任务就是加密数据。AES以其高效率、低开销、实现简单等特点被广泛应用于密码模块的研制中。     

并行流水结构的常数模盲均衡器

常数模算法在信道均衡中有着非常广泛的应用,采用传统方式实现时,常数模盲均衡器具有吞吐量低和处理速度慢的缺点;为了克服这些缺点,在充分研究常数模算法特性的基础上,利用加法树和串并转换思想,结合这两者的优点构造了一种并行流水结构的盲均衡器,并用FPGA对整个设计进行了分模块实现;理论分析、Matlab仿真与实际QPSK信号测试表明,改进后的盲均衡器不仅能够有效地消除码间干扰并保留了传统盲均衡器的健壮性,而且具有吞吐量高和处理速度快的特点,适合在高速率均衡中应用。     

一种用于IPSec协议的AES算法可重配置硬件实现

由于网络带宽的提高和IPSec协议的引入,有必要用硬件方式实现分组加密等计算密集型的任务以改善关键网络设备的安全处理性能和实时性.采用可重配置硬件,设计了一个用于IPSec协议的AES核;在对AES算法分析的基础上,对关键单元的硬件设计进行了优化.仿真和实验测试结果表明,本文设计的AES核在CBC工作模式下可以稳定地工作于52.6MHz,数据吞吐量达610Mbps.     

可重构系统功耗相关的硬件任务调度算法

面向可重构系统,提出了一种功耗相关的硬件任务调度算法（Energy—Efficient HardwareTask Schedu—ling,EEHTS）。动态电压调整（DynamicVoltage Scaling,DVS）技术通过在软件任务运行时动态改变CPU的运行电压而降低系统功耗。类似地,EEHTS算法在硬件任务调度时动态改变FPGA的工作频率,达到降低功耗的目的。模拟实验结果表明,EEHTS算法在不影响硬件任务截止期要求的前提下,可以有效降低系统功耗。     

一种ODSM模型的并行计算结构及其硬件实现

本文首先给出了序化动力系统模型(ODSM),对ODSM的性能进行了分析.根据ODSM的特点,提出了一种基于ODSM的视觉信息联想存储器(VIAM)的并行处理硬件实现方案,实验结果表明该方案是有效的.     

AES和Camellia算法的可重构硬件实现

AES算法和Camellia算法是应用最广泛的分组密码算法,其可重构性和高速实现具有重要的理论意义和实用价值。在对算法原理进行分析的基础上,研究AES和Camellia算法的可重构性,基于S盒变换,利用并行处理和重构技术,给出它们的可重构体系结构,并在此基础上高速实现了AES、Camellia算法。实验结果表明,采用该设计方案,算法实现速度快,电路资源开销小。     

AES算法原理及其实现

在研究分析了AES加密原理的基础上着重说明了AES算法实现的具体步骤，并用C语言完整地实现了AES算法，并利用密文分组链接（CBC）方式将其用于对文件的加密／解密（密钥长度可选）。AES结合其它技术还可实现更为广泛的安全协议。     

针对高级加密标准算法的光故障注入攻击

为获取芯片的秘密信息,针对其中的高级加密标准(AES)算法,提出一种光故障注入攻击方法。通过对开封后的微控制器进行紫外线照射,证明非易失性存储器内容能被紫外线擦除,并找出照射时间与擦除率间的关系。在AT89C52微控制器芯片上,对AES-128密码算法中的S-box进行光故障注入攻击,改变存储器单元的逻辑状态,以成功获取密钥。     

可重构造网孔机器上k-近邻并行算法

最近邻问题是计算几何学中的基本问题之一 ,k 近邻是最近邻的扩展 ,它在VLSI设计、数据库检索、模式匹配以及图像处理等领域有着广泛的应用背景 对于点数为N的平面点集S ,在规模为N×N的可重构造网孔机器上 ,提出了时间复杂度为O(k)的求S中所有点k 近邻的并行算法 该算法的时间复杂度已达到了该问题本身固有时间复杂度的下界     

并行遗传算法的FPGA硬件实现研究

提出基于FPGA的并行遗传算法的硬件实现系统,从硬件实现角度提高遗传算法的收敛速度.硬件系统划分4个子系统,每个子系统同步而单独地运行一个群体大小为M的简单遗传算法,在简单遗传算法每代结束时,总控制器从4个子系统中选取1个最佳个体,然后复制到与其物理相邻的2个子系统中,实现子系统之间的信息交换.每个子系统采用5段流水线处理技术,即将子系统划分为解码操作、适应度计算、预选操作、随机地址比例选择操作以及交叉-变异操作5个单元.为了解决各段速度瓶颈,适应度计算采用4个具有加速模块的NiosⅡ处理器,预选操作采用M个取整电路,交叉-变异操作采用1个交叉部件和1个变异部件,解码操作采用2个解码部件的内部并行处理方式.用遗传算法标准测试函数Ⅱ测试该硬件系统,实验数据表明,由FPGA硬件实现的并行遗传算法同由软件实现的遗传算法相比,收敛速度大幅度提高,约2个数量级.     

密码算法在同步数据触发体系结构上的实现

研究了同步数据触发体系结构(SDTA)在密码处理中的应用。SDTA是一种基于数据传输触发的体系结构,与传统的操作触发体系结构相比具有更好的灵活性。性能测试的结果表明密码算法和单向散列算法在SDTA结构上获得了较好的性能。     

加密网卡硬件架构研究

研究了加密网卡的一般硬件构架,针对流水型构架控制模块功能复杂、设计难度大的问题,提出了一种复合型硬件构架,能有效降低加密网卡的设计难度和控制复杂度,并基于该构架设计了加密网卡原型卡。经大量数据测试表明,该构架加密网卡在性能与效率之间取得了良好的均衡。     

高级加密标准(AES)算法的研究

本文重点介绍了高级加密标准算法的要求及评价标准，分析了最终的五个候选算法的特点及异同，并主要分析了被选为高级加密标准算法的Rijindael算法．     

AES加密的资源优化设计及FPGA实现

针对目前广泛应用的低功耗低速嵌入式设备,以减少面积为目标,本文给出一个精简的实现AES加密算法的硬件结构。在字节置换模块的设计中,改进采用查找表的方法而只用组合逻辑实现,采用将GF(28)域中的元素映射为复合域GF(24)来求逆的方法,大量减少资源占用;对混合列计算进行优化设计;最后,采用Altera的Cyclone芯片基于VHDL语言实现AES加密算法,并给出仿真结果。     

A Parallel Dynamically Reconfigurable Architecture Designed for Flexible Application-Tailored Hardware/Software Systems in Future Mobile Communication

The evolving of current and future broadband access techniques into the wireless domain introduces new and flexible network architectures with difficult and interesting challenges. The system designers are faced with a challenging set of problems that stem from access mechanisms, energy conservation, error rate, transmission speed characteristics of the wireless links and mobility aspects. This paper presents first the major challenges in realizing flexible microelectronic system solutions for future mobile communication applications. Based thereupon, the architecture design of flexible system-on-chip solutions in the digital baseband processing for future mobile radio devices is discussed. The focus of the paper is the introduction of a new parallel and dynamically reconfigurable hardware architecture tailored to this application area. Its performance issues and potential are discussed by the implementation of a flexible and computation-intensive component of future mobile terminals.An erratum to this article can be found at     

高级数据加密标准的研究

本文介绍美国政府最近颁布的高级数据加密标准算法,并对其算法设计、安全性以及工程实现进行研究,给出其快速实现方法。     

基于AES和DES算法的可重构S盒硬件实现

密码芯片的可重构性不仅可以提高安全性，而且可以提高芯片适应性．S盒是很多密码算法中的重要部件，其可重构性对密码芯片的可重构性有重大影响．文章在分析AES和DES算法中S盒硬件实现方法的基础上，利用硬件复用和重构的概念和相关技术，提出了一种可重构S盒（RC-S）结构及其实现方法．实验结果表明RC-S可用于AES算法和DES的硬件实现．基于RC-S的AES、DES密码模块规模分别是AES、DES模块的0．81／1．13，性能分别是DES／AES的0．79／0．94．     

一种面积有效缩减的AES算法硬件实现

给出了在一种安全处理器(SSX11-140)中有效缩减AES算法硬件实现面积的设计方案。该方案对轮密钥存储、列混合变换及其逆变换等操作进行了优化处理，并在密钥扩展、加密计算及解密计算中对S-盒、列混合变换等关键计算部件进行了复用。实验结果表明，该设计在满足实际应用性能需求的同时，有效地减小了硬件实现面积，可应用于小规模体系结构中。