采用单管单元的高密度存储电路

前言目前单管存储单元是一种最有发展前途的动态存储元件,而且它可以明显地增加单元的密度。在具有高密度的存储器中,不仅要估计到由于工艺不完善而影响成品率,而且也必须仔细地考虑芯片尺寸引起的参数容差。对单管单元的随机存储器来说,为了可靠地鉴别存储在单元中的信息,就需要有灵敏的读出放大器,这种考虑就变成更重要了。因为放大器的性能取决于参数的容差,所以放大器的灵敏度对随机存储器总的成品率影响很大。在简短地描述存储单元后,讨论了不同参数容差对灵敏     

一个用单管单元做成的4096单元MOS存储器件

前言由于MOS器件比双极器件包含较少的制造步骤,因而用它们来做成廉价的大容量存储器是很实际的[1]。大规模集成MOS存储器(表1)的迅速发展开始于1970年的256单元的MOS器件[2]。其后转为用电容作为存储数据的动态单元[3]以及制造工艺的改进使增加组装密度成为可能。动态的1024单元的器件已经组成UNIDATA及其它形式的计算机中的标准硬件。我们为未来的存储器[4]已研制成二个4096单元N沟道硅栅工艺的MOS器件     

单管单元MOS随机存储器的外围电路

采用单管和一个存储电容组成的MOS动态存储器的单元面积可以在2平方密耳以下。有用的读出信号非常小,通常采用平衡读出。在确定总面积、价格、性能和测试难度的时候,这种读出放大器和芯片上除存储矩阵之外的电路就变得越来越重要了。本文讨论了一个实际的4K随机存储器(RAM)设计中所用的一些关键的外围电路,该设计着重考虑了这些因素。在组成所用的读出放大器时,设计了“边缘校验”的可能性,它可以用来测试单元的存储电平和读出放大器的偏移,以此来保证存储器中适当的信号余量。     

用PB实现随机取数

本文介绍了PowerBuilder中的随机函数，以及随机函数中“种子”（Seed)的选取方法，并且给出了实现随机取数的算法框图和程序。     

具有内部定时和低功耗的4096单元单管随机存储器

本文较详细地讨论了单管P-沟道4096单元随机存储器(RAM)。设计上的生要特点是有灵敏的读出-再生放大器,可以允许仅有0.065 Pf的存储电容。为了得到400 ns的取数时间而应用了自举原理,功耗为150 mW。采用了新的快速移位寄存器作为内部定时电路。这个定时电路产生存储器的时钟信号,从而将外部信号减少到只有一个时钟信号和1个芯选信号。芯片尺寸为3.01×4.44 mm~2。     

采用浮动栅单管单元的8192位电改写ROM

本文介绍一种采用双层n沟道多晶硅栅工艺的全译码(与TTL相容)电改写8K位MOS ROM。存储单元由叠栅结构的单管组成,其浮动栅只盖住沟道的一部分,并扩展到沟道外的源扩散区的清除复盖层上。通过热电子从短沟道(3.5μm)注入到浮动栅来编码,典型的为100ms/字。通过电子从浮动栅的Fowler-Nordheim 发射完成成组清除。在清除期间,为了避免雪崩击穿电流过大,在清除复盖层加了40nm～50nm 的氧化层并采用了斜坡电压。存储器在读、编码和清除操作中用标准电压(±5V,+12V),编码用一个高压单脉冲(+26V),斜坡清除电压最大值为+35V。典型的读出时间为250ns。从存储实验数据外推法(Extrapolation of storage data)(在125℃,400小时)可以予示,90%以上的存储电荷可望保持100年以上。每个存储单元允许写入次数在10000次以上。面积为19.7mm~2的芯片装在24引线双列直插式封装中。     

一个16K单元动态随机存储器

本文叙述了一个16K 单元动态随机存储器(RAM),所有输入都与 TTL 相容,使用标准的16引线封装。存储单元为单管,单元面积为455μm~2。器件采用常规设计规则的 n-沟道两层多晶硅栅工艺。芯片尺寸为145×234mil~2。每64个存储单元用一个低功耗的读出放大器。采用一种特殊的再生方式,即256个读出放大器同时工作,因此,整个存储器可在64个地址周期内完成再生。     

4K单元n沟道MOS随机存储器及其应用

本文介绍MIL 公司(微系统国际有限公司)研制的4096单元n 沟道MF 7112型MOS随机存储器(ARM)和用这种组件组装成的256K 位组存储器。在设计这种组件和系统时,应注意的事项如下:(1)从设计到制造和使用时,存储器的半数以上的成本与组件、组装、测试、可靠性以及功耗有关。在力求降低成本的同时,需要组成能满足各种应用且灵活性大的存储器。从这种观点出发,首先采用数据输入,数据输出和地址在时间上分开,用共用总线传送的方式。存储元件具有能满足这种要求的功能时,存储器插件的引线端数减少,组装和连接器的成本下降。这     

“轉环”大容量随机取数存儲器

瑞典已制成一种“轉环”(Carousel)式的大容量随机取放存儲器。数据記錄在不很長的磁帶上,磁帶分別繞在64个盤子上。这64个磁带盤拼成两个同心圓,同时裝在一个在水平軸上转动的輪子上。得个磁带盤可以在自己的軸上转动。带有64个磁带盤的輪子称为一个轉环。每个轉环叮以存儲3百万个字母或符号。磁帶盤及转环都可以很快地进行替換。数的选擇分为三个步骤。第一个选出一     

超高速4K单元NMOS随机存储器(MB 8211)

MOS随机存储器(RAM)作为电子计算机主存储器而大量需要的情况下,近几年来在高速化和高集成化方面部取得了很显著的进展。在高速化方面1K单元/芯片的取数时间为50～100毫微秒,在高集成化方面4K单元/芯片的MOS RAM都已进入了商品化阶段, 现在已有10余家半导体公司出售或者发表了有关4K单元RAM,其中大多数的取数时间是在300～600毫微秒的中低速范围内,目前,主要重点是放在大容量和低价格方面。然而,看来象1K单元MOS存储器那样,4K单元存储器显然也逐渐地向高速化方面前进,作为     

一个高速16K位n沟道MOS随机存储器

本文介绍一个高速16K位动态MOS随机存储器(RAM)的方案。这个存储器采用了先进的n沟道硅栅MOS工艺(5μm 光刻技术)制成的面积为22×36μm~2的单管单元。设计的主要特点是采用一个具有高速度(读取时间为200ns)和低功耗(400ns 周期内为600mw)的读出线路图。全译码存储器制在5×7mm~2的芯片上,并装配在22引线陶瓷的双列直插式封装内。     

VIA K8平台的力作——K8T800芯片组

AMD Operon处理器发布已经有一段时间，它的发布在工作站和服务器芯片上引起不小震动。这不仅因为它是AMD第一款真正能够在服务器市场上打败Intel Xeon处理器的产品，还因为它是第一款64位x86处理器。作为64位处理器，Operon能够达到至少1024GB的内存编址空间以及256TB的虚拟内存编址空间，而它的主要卖点仍然是能够以高速运行纯32位应用程序(即是能兼容现时使用的软件)，     

谈谈AMD的K8和K9

ＡＭＤ的 ３２位 ｘ８６＋６４位 ＲＩＳＣ架构确实是一种很好的设想，不过要获得许多软件商的支持才能成功。Ｉｎｔｅｌ的策略则相对保险一些，毕竟它是微软最好的盟友，即使ＩＡ－６４失败，软件巨人也会提供一个特别的６４位Ｗｉｎｄｏｗｓ来配合它。希望与挑战并存，困难与希望同在，即可以进军高端服务器和工作站市场，又不违反Ｉｎｔｅｌ的Ｉ－Ａ－６４专利权。ＡＭＤ可选的最好方法就是做一个类似的架构，另外，Ｃｏｍｐｅｑ也许会参与于此，不过这比单纯扩展成６４位ｘ８６要复杂得多，亦很可能与Ｉｎｔｅｌ的双重指令集兼容专利发…     

基于8A8K的指纹密码锁

使用用户权限分级的方法来保证系统安全性,在线下,用户进行开锁操作不受限。但指纹录入、删除等操作是被系统所限制的,只有拥有密码的管理员才能进行此操作。在用户进门放置手指后,指纹模块会在指纹库中进行搜索,若搜索到,继电器打开,继电器连着电磁锁,这样用户按手指后就可以打开锁。另外,连接有数据中转服务器,可远程通过手机应用显示、操控项目状态,手机应用使用了Android开发相关技术,在系统与手机应用都连接上服务器后,用户对门禁系统进行的操作都会发送到手机端;对应的,用户也可以通过手机端按键远程操控门禁的打开与关闭。     

采用随机探测的改进FSOA

针对FSOA中渔夫搜索效率低且易陷入局部极值等不足,提出了一种采用随机探测的改进FSOA算法。该算法采用随机选点与旋转定点相结合的选择探测点方法,并对渔夫的收缩搜索操作做了一定的限制,以进一步提高渔夫的搜索效率。从数值实验仿真结果上看,该改进方法是有效的和可行的。     

部分单元失效存储组件的有效利用

半导体存储器的生产表明,大量功能失效的芯片仅仅由于个别单元、或一行、一列失效,只要将这极少数失效单元剔除,则芯片仍可正常工作。分区替换法采取在存储系统设计时增加冗余组件的办法对部分单元失效存储组件中的失效单元实行替换,从而可使年导体存储器件的可用率提高2～3倍。本文详细论述了分区替换原理及实施方案;立足于国产测试仪提出了部分单元失效存储组件的测试方法;运用成品率模型讨论了分区替换法对可用率的贡献。分区替换法方法简便,代价小,效果好,尤其适用于成品率不高的半导体存储器。     

一个实用的经济存储专家系统

本文详细介绍了一个经济存储专家系统的特点及主要模块功能．     

64个数的超导随机选取存储板

目前已设制成并投入运行的一种64个数的超导随机选取存储板(见图1)是由超导存储单元和超导开关组成的,前者用来存储信息,后者用来选择地址。按时序对64个存储单元进行动态选址和访问时的工作情况良好,连续访问各存储单元时的工作情况也很正常。