嵌入式处理器中访存部件的低功耗设计研究

以“龙芯1号”处理器为研究对象,探讨了嵌入式处理器中访存部件的低功耗设计方法.通过对访存部件的结构、功耗以及关键路径进行分析,利用局部性原理,提出一种根据虚拟地址历史记录进行判断的方法,可以显著减少TLB和Cache对RAM块的访问次数,使得TLB部件功耗平均降低了28.1%,Cache部件功耗平均降低了54.3%,处理器总功耗平均降低了23.2%,而关键路径延时反而减少,处理器性能略有提高.     

减少TLB失效开销提高64位Linux系统性能的方法

针对64位的Linux提出了一个减少TLB失效开销的方法——FAST_TLB_REFILL（快速TLB重载入）。测试结果表明,这种方法可以将TLB失效处理时间减少30％以上,对TLB失效比较频繁的程序会有1％～7％的性能提高。     

基于预测缓存的低功耗TLB快速访问机制*

基于存储器访问局部性原理,提出了一种基于预测缓存的低功耗转换旁置缓冲器（TLB）快速访问机制。该机制采用单端口静态随机存储器（SRAM）代替传统的内容寻址存储器（CAM）结构,通过匹配搜索实现全相连TLB的快速访问,在两级TLB之间设计可配置的访问预测缓存,用于动态预测第二级TLB访问顺序,减少第二级TLB搜索匹配的延时,并有效降低第二级TLB访问功耗。采用该机制明显降低了TLB的缺失代价,当第一级TLB缺失时访问第二级TLB的平均访问延时接近1个时钟周期,约为原有平均访问延时的20%,增加的面积开销仅为     

一种低功耗高性能的滑动Cache方案

Cache存储器的功耗占整个芯片功耗的主要部分．针对不同类型的应用程序对指令和数据Cache的容量实时需求不同，一种滑动Cache组织方案被提出．它均衡考虑指令和数据Cache需求，动态地调整一级Cache的容量和配置，消除了Cache中闲置部分产生的功耗．SPEC95仿真结果表明，采用滑动Cache结构不但降低了一级Cache的动态和静态泄漏功耗，而且还降低了整个处理器的动态功耗，提高了性能．滑动Cache比两种传统Cache结构和DRI结构的一级Cache平均动态功耗分别降低21．3％，19．52％和20．62％．采用滑动Cache结构与采用两种传统Cache结构和DRI结构相比，处理器平均动态功耗分别降低了8．84％，8．23％和10．31％，平均能量延迟乘积提高了12．25％，7．02％和13．39％．     

一种TLB结构优化方法

针对国产处理器地址代换旁路缓冲(TLB)性能不足的问题,通过对现有的虚实地址代换流程进行分析,提出设置独立第三级页表基址虚实映射缓存,对数据TLB结构进行优化的方法,减少低级页表虚实映射关系对高级页表虚实映射关系的挤占淘汰。SPEC CPU2000测试结果表明,近一半的课题能减少60％以上数据TLB的DM次数,少数课题甚至能减少90％以上,有效减少数据TLB缺失率。     

E500 MMU架构研究及VxWorks下的优化方案

MMU/TLB（存储器管理单元/转换旁置缓冲区）是影响嵌入式操作系统实时性能的关键因素之一。VxWorks嵌入式操作系统为E500处理器内核的TLB默认配置有效率低、易发生缺页中断的问题。针对E500处理器内核TLB的架构特点和VxWorks系统运行时的内存布局,提出了VxWorks系统下优化E500 TLB配置的方法;实验表明,该优化方法降低了CPU利用率,提高了系统的性能。     

网络处理器高频指令对的组合设计与分析

网络处理嚣是专门为网络处理而设计的处理嚣，其指令集是软硬件的界面，指令集的设计对性能有较大的影响．本文提出了一种针对高频率指令对-HFIP的组合优化方法，该方法充分利用了网络处理器基准程序里指令执行过程中的动态相关性，开发了simpIescalar模拟嚣的指令格式里未使用的空住作为新指令的扩展域．采用量化的方法对实验结果进行分析．模拟结果显示该方法合理有效，在提高网络处理器性能的同时有效降低指令cache的功耗．实现性能／功耗的权衡．     

低耗高能 低功耗处理器选购

大家最近可能会发现，AMD新上市处理器的包装上，突然多了张“ENERGY EFFICIENT 35W”或是“ENERGY EFFICIENT 65W”的标签，这其实是AMD推出的低功耗处理器。再联想到之前，Intel在推出酷睿2处理器时，宣传重点之一就是“功耗降低40％”。我们可以看到，在保证性能的前提下．不断降低处理器的功耗，已经是大势所趋。低功耗处理器到底有什么改进，又如何识别它们呢？[编者按]     

高性能微处理器微体系结构级功耗模型及分析

基于Itanium2微处理器体系结构提出单时钟和多时钟域两种基准模型；对处理器的电路级特性进行微体系结构级抽象，建立了参数化的峰值功耗估算模型；提出事件调度算法，实现了多时钟域处理器系统的行为级模拟；以IMPACT工具集作为模拟引擎实现了处理器的动态功耗模拟模型．与其它同类模型Wattch相比，该模型能够支持多时钟系统的模拟，峰值功耗估算精度高了约3％，而模拟速度提高了42％．通过实验说明了多时钟域的功耗特性，在一种多电压和频率环境下，多时钟域处理器的功耗和能量分别降低了21％和38％．该模型可以很好地应用到体系结构级低功耗研究设计．     

动态可配置片上数据存储单元设计

作为嵌入式处理器的关键部件,片上Cache的功耗能占到整个处理器功耗的50%以上;一个设计良好的片上数据存储单元能有效降低处理器功耗,并且提高整个系统的性能;便签式存储器(Scratchpad memory,SPM)具有占用片上面积少、功耗低和访问时延确定等优点,因此成为嵌入式系统领域的研究热点;以SPM为基础,介绍了一种动态可配置片上数据存储单元的设计方法,并提出SPM操作函数,方便应用程序开发;实验结果表明,该片上数据存储单元能耗降低超过35%,测试程序运行时间平均减少了20.3%。