陶瓷衬底在汽车中实现了分布式处理

Mentor Graphics公司推出了基于其CatapultCANSI-C++的综合工具的一款高容量版本,现在,设计师们可以采用它来完成一个基于DSP的完整子系统的原型设计。Mentor公司于2004年推出了其第一版Cata-pultC工具,旨在帮助IC设计师在算法级上进行以DSP为中心的SoC(系统级芯片)设计。与其它依靠特殊语言来运行的ESL(电子系统级)设计工具不同,CatapultC工具把ANSI-C++用作一个输入,并生成了用于硬件设计的RTL(寄存器转换层)基础方案以及一个用于仿真的SystemC事务层模型。Catapult的产品市场经理ShawnMcCloud说:“源描述是严格起作用的…     

逻辑综合模块新工具面世

Ambit公司最近推出一种新的逻辑综合工具BuildGates。BuildGates能够根据数字电路RTL描述综合成门级显示。它把超过10万门的模块作为既定的合成目标,并拥有一个新型静态时序分析引擎(可自动预定时间)和一个高级制图程序。 BuildGates弥补了其他综合工具的不足,其他综合工具仅允许     

JPEG2000中算术编码的VLSI结构设计

算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用.通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构.该设计用Verilog语言进行了RTL级描述,然后用Modelsira对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证.实验表明,在Ahera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37 MHz,可以作为IP核应用于JPEG2000图像编码芯片中.     

一组新品

Chrysalis Symbolic Design公司的VERIF Yer 2工具能处理多种设计,从RTL、门到晶体管。这种软件能支援可合成的Verilog RTL,它有一个扩充数据表示,可用于晶体管级电路。它的特点是采用增强算法,可用于验证各种复杂电路。     

EDA风景线

Synopsys公司于1994～1995年推出了新一代逻辑综合工具BehavioralCompiler,这种行为级综合优化工具能使设计层次由RTL(寄存器传输级)VHDL/Verilog提升到行为级VHDL/Verilog,行为级VHDL/Verilog非常类似于C语言。基于行为级的设计可以优化ASIC/EPGA的体系结构,实现资源共享,提高电路的工作效率,缩减门数,并可以对以往     

复杂芯片设计的分而胜之之道

从历史上看，设计师都使用一种芯片分级设计法——把芯片分成几个区或功能块一来扩展设计自动化工具的能力。使用分级设计法的优点是能实现并行的RTL(寄存器传输级)和物理设计，因为物理设计可以在网表完成前就开始进行。     

新一代物理设计工具贯穿物理综合和布线

Synopsys推出新一代物理实现工具Galaxy IC Compiler，它将物理综合、时钟树合成、布线、成品率最佳化与验收(sign-off)相关性等功能整合在一起。该工具将代替Synopsys的物理综合工具Physical Compiler和Astro布线器。作为Synopsys Galaxy设计平台的核心，与该平台中的RTL综合工具Design Compiler一起，构成从RTL到GDSII流程的全面解决方案。     

新思科技将综合和布局／布线的生产效率提高2倍

新思科技有限公司近日宣布，该公司在其Galaxy设计实现平台中推出了最新的创新RTL综合工具Design Compiler2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。     

利用Mentor高层次综合技术(Catapult Synthesis)快速实现复杂DSP算法

为了满足产品上市时间和功能丰富性的要求,越来越多的先进设计公司开始提高设计的抽象层次进行复杂的DSP硬件设计,从RTL级提高到C/C ,以保持产品的持续领先地位.Mentor Graphics的高层次综合工具(Catapult Synthesis)是第一个综合标准的ANSI C 的产品,它可无误地生成针对ASIC/FPGA的高质量RTL代码,且速度比手工编码的快10-20倍.本文以FIR的实现为例,利用Catapult Synthesi s快速探索不同的设计架构,快速地找到性能、面积和功耗之间折衷的最佳实现方案,使得真正的IP复用成为可能,并以图表方式给出不同约束下的面积、延迟和吞吐率(36、3、1时钟周期)的性能,同时提供了集成的验证和综合流程,极大地提高了设计效率.     

一款低功耗SoC芯片的时钟管理策略

文章提出一种系统级和RTL级协同设计的时钟管理策略，显著地降低了时钟网络的动态功耗，弥补了现有工具只能在设计后期才能发挥作用的不足，达到降低整个SoC芯片功耗的目的；同时，分析该方案实现中可能存在的问题．并给出解决方案。     

3GPP选择aacPlus作为移动多媒体业务标准

专门为移动通信、消费类电子产品和内容分销商提供音频压缩技术的Coding Technologies公司日前宣布该公司的aacPlus音频编码已经被3GPP选中作为高质量内容传输的标准。3GPP选定这一标准等于向运营商、内容提供商和手机制造商表明，现在他们可以使用一个简单的开放标准传输高质量的音频业务。以尽可能少的字节传输最高质量的音频数据，aacPlus能够为移动下载等新业务带来最大的收益，在一个较高的水平上确保这些新业务投资的回报率。     

Mentor Graphics公司Precision Synthesis工具全面支持QuickLogic超低功耗FPGA

近日，QuickLogic公司发布了来自其EDA领域合作伙伴Mentor Graphics公司所开发的、全面支持QuickLogic公司的微瓦级FPGA和可编程桥接产品的Precision Synthesis综合工具。Precision Synthesis综合工具集成了支持最小面积、功耗以及最佳性能等多项设计目标的优化策略的逻辑综合算法，为工程师在设计各种消费类电子产品时提供了强力支持。     

基于等价性形式验证的逻辑综合引擎设计研究

本文描述了一个基于等价性验证的逻辑综合引擎，它实现了从RTL级到网表级的综合。设计验证系统的初衷是验证给定设计从RTL级到网表级自动综合后电路的正确性，所以综合引擎本身的正确性是本文首要关注的问题。为了提高等价性验证引擎的工作效率，本文还提出并实现了一系列保持电路相似性的方法。最后，本文以SYNOPSYS的等价性验证工具FORMALITY作为比较，试验结果表明本系统是有效的。     

Cadence推出C-to-SiliconCompiler拓展系统级产品

2008年7月15日Cadence设计系统公司宣布推出CadenceC－to－SiliconCompiler，这是一种高阶综合产品，能够让设计师在创建和复用系统级芯片IP的过程中，将生产力提高10倍。C－to－SiliconCompiler中的创新技术成为沟通系统级模型之间的桥梁，它们通常是用C／C＋＋ 和SystemC写成的，而寄存器传输级（RTL）模型通常被用于检验、实现和集成SOC。这种重要的新功能对于开发新型SOC和系统级IP，用于消费电子、无线和有线网络市场的公司尤其可贵。C-to－Silicon Compiler让工程师可以在更高的提取级别上工作，并且帮助硬件微架构的分析自动进行。     

MIC总线控制器远程模块的前端综合设计

MIC总线控制器是时分复用串行MIC数据总线控制系统的核心器件。MIC总线控制器远程模块专用芯片采用典型的正向开发流程，针对电路的RTL级描述，使用Synopsys公司的多种工具做了前端综合设计，包括DC、DFr测试插入设计、STA静态时序分析、ATPG自动测试向量生成，电路功能通过了NC-Verilog工具的仿真验证。     

16×16位带符号/无符号基于RTL级实现的可综合的高速乘法器

提出了一种综合使用改进后的Booth编码算法、Wallace树形结构、先行进位加法器，利用HDL进行RTL级的高速运算的乘法器的设计。它可以方便地应用于不同的工艺库。逻辑设计与工艺设计是互不相关的。设计的代码经过仿真和综合后表明，采用TSMC0．18μm的工艺库在温度为25℃、电源电压为1．8V的情况下，最小延迟(critical path)为3．5ns，在时钟频率为200MHz时，芯片面积为26277．0957μm^2，平均功耗为7．123mW。     

多层次AHB总线架构中BusMatrix的设计和实现

多层次AHB BusMatrix是ARM公司提出的一种高效的片上总线架构,允许多个主设备并行访问多个从设备,它能有效提高总线带宽,并增加系统的灵活性.这里使用Verilog HDL给出BusMatrix的RTL级的实现.这一实现具有很强的可配置性,支持多达16个的主设备和从设备,具有三种仲裁方式,有不少于1 440种可能的配置.详细描述BusMatrix的输入模块、译码器和输出模块的设计思想.最后用综合工具BusMatrix进行了功耗和面积的评估,可以看到其输入模块的功耗占整个设计的50%,因此将输入模块的低功耗设计作为下一阶段的工作重点.     

钳子也发烧

钳子是根据双臂杠杆原理设计的工具，可以将较小的外力转化成集中的较大的功力。钳子的主要作用除了手力的增强外，还可以适应特殊作业环境（如狭小空间），夹持高温／低温物体．作为人手的延长。工具钳作为一种夹持和剪切工具，在工业生产和电子产品制作中被广泛使用，是仅次于螺丝刀的常用工具。     

Design Compiler 2010将综合和布局布线的生产效率提高两倍

<正>全球领先的半导体设计、验证和制造的软件及知识产权(IP)供应商新思科技有限公司日前宣布:该公司在其GalaxyTM设计实现平台中推出了最新的创新RTL综合工具Design Compiler 2010,它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求,工程师们需要一种RTL综合解决方案,使他们尽量减少重复工作并加速物理实现进程。     

Tensilica与Cadence合作简化基于钻石系列标准处理器内核的SoC设计

Tensilica公司宣布与Cadence合作，为双方的客户提供了一条从RTL到首次流片可预测的设计途径。Tensilica—Cadence Encounter从RTL到GDSH的设计方法学简化了基于Tensilica钻石系列标准处理器内核的SoC设计开发。钻石系列标准处理器内核包括了6款从最低32位控制器到业界最高性能的DSP处理器内核。Tensilica公司还宣布成为Cadence公司Open Choice IP计划的会员。Open Choice IP计划提高了不同技术间的互操作性，促进了IP核之间的协同工作，使Cadence的客户可以获得领先IP核提供商的产品。