“腾越-Ⅱ”嵌入式异步微处理器的设计与实现

嵌入式系统对处理器功耗开销有严格的限制,异步电路技术可以作为设计低功耗处理器的有效方法之一。针对嵌入式多媒体应用,本文设计实现了一款低功耗异步微处理器——腾越-Ⅱ。处理器中包含一个异步TTA微处理器内核、一个同步TTA微处理器内核、两个存储控制器和多个外部通信接口。异步内核通过基于宏单元的异步电路设计方法实现,其它部分通过基于标准单元的半定制设计流程实现。处理器芯片采用UMC0.18μmCMOS工艺实现,基片面积为4.89×4.89mm2,工作电压为1.8V。经测试,处理器工作主频达到200MHz,且异步内核的功耗开销低于同步内核的50%。     

一种低功耗异步乘法器的研究与实现

同步电路由全局时钟信号周期性地驱动计算,而异步电路只在需要的时候才进行运算,因此异步电路具有天然的低功耗优势。当前的解同步异步电路设计方法仅根据同步电路的物理拓扑结构进行异步设计,而没有考虑同步电路的本身功能行为及所处理数据的特点。本文首先分析了物理拓扑结构、电路功能行为及处理数据对低功耗设计的影响,然后设计实现了一款低功耗异步乘法器。实验表明,实现的乘法器相对于传统解同步异步乘法器具有更低的功耗与更高的性能。     

AFMC:一种新的异步电路设计自动化流程

随着VLSI面临的功耗及时钟问题越来越突出,异步电路及其设计方法得到了广泛关注.基于宏单元的异步电路设计流程能够采用现有的同步EDA工具和设计流程将同步电路转变成相应的异步电路.在基于宏单元的异步电路设计流程的基础上提出了一种新的异步电路设计自动化流程,并与解同步异步电路设计自动化流程进行了比较.在UMC 0.18μm工艺下采用提出的自动化流程设计实现了一款DLX异步微处理器,实验结果表明该流程能够快速地进行异步电路设计,并且在异步电路的数据通路性能优化方面具有一定的优势.相对于解同步DLX微处理器,采用基于宏单元的异步设计自动化流程实现的异步DLX微处理器能够获得6%左右的性能提高.     

基于同步EDA工具的异步电路设计流程

随着VLSI技术的迅猛发展与应用需求的不断提高,微处理器中的功耗、时钟偏移等问题越来越严重,异步电路及其设计方法受到广泛关注.异步电路设计缺乏通用商业EDA工具的支持,现有的基于同步EDA工具的异步电路设计方法存在复杂度高等问题.提出了一种新的异步电路设计流程.该流程充分利用现有同步EDA工具,通过采用多路虚拟时钟综合方法对电路进行逻辑综合,以及在后端实现时对异步控制通路进行定量延迟分析和精确延迟匹配,可以得到更加优化的电路.使用该流程在UMC 0.18μm工艺下实现了一款异步微处理器内核,实验结果表明该流程能快速有效地进行大规模异步集成电路的设计实现.     

一种32位异步嵌入式微处理器原型

异步集成电路设计技术很好地解决了深亚微米工艺条件下同步集成电路设计技术面临的问题.文中在对一系列关键技术进行研究的基础上,设计并实现了一款32位异步嵌入式微处理器原型.在基于宏单元异步集成电路设计流程的基础上,结合解同步技术,提出了异步嵌入式微处理器原型的设计流程.研究了如何实现异步嵌入式微处理器的精确异常、相关检测、同步异步接口和本地握手电路等.最后给出了原型的实现和初步的性能评测结果.     

异步微处理器设计方法研究

随着半导体工艺的发展,同步微处理器面临的时钟分布、功耗、设计复杂性等问题日益突出,异步微处理器得到广泛的研究和关注。在分析异步握手协议与控制部件的基础上,总结了异步微处理器设计的主要方法,详细阐述了异步控制器综合、基于传统同步设计工具的异步设计方法、去同步技术等热点问题,并介绍了典型的异步微处理器。     

微处理器中异步FIFO的一种优化方法

在VLSI电路设计中,一个系统包含了多个时钟域,如何在这些不同的时钟域之间传递数据成了一个重要问题;在微处理器总线接口等多时钟系统中,采用异步FIFO传递数据是一种安全高效的方法,提出了一种优化的异步FIFO设计,以异步的方式产生标志信号,根据排队论确定最优的FIFO深度,并引入门控时钟技术降低了动态功耗;与其它设计相比,电路结构简单,在面积和功耗方面得到了改善,可以广泛在嵌入式微处理器中使用。     

一种32位异步嵌入式微处理器原型

异步集成电路设计技术很好地解决了深亚微米工艺条件下同步集成电路设计技术面临的问题。文中在对一系列关键技术进行研究的基础上,设计并实现了一款32位异步嵌入式微处理器原型。在基于宏单元异步集成电路设计流程的基础上,结合解同步技术,提出了异步嵌入式微处理器原型的设计流程。研究了如何实现异步嵌入式微处理器的精确异常、相关检测、同步异步接口和本地握手电路等。最后给出了原型的实现和初步的性能评测结果。     

基于异步电路技术改进三模冗余结构

在借鉴异步电路技术的基础上,对传统三模冗余(TMR)结构进行了改进,提出了基于异步C单元的双模冗余(DMR)结构和基于DCTREG的时空三模冗余(TSTMR-D)结构. DMR结构每位只需两个冗余单元,并采用异步C单元对冗余单元的输出进行同步. TSTMR-D结构采用解同步电路中显式分离主从锁存器的结构,可以广泛用于各种流水线.在SMIC 0.35μm工艺下分别以DMR,TMR和TSTMR-D结构实现了3个容错8051内核.错误注入实验结果表明,与TMR结构相比,DMR结构可以减小芯片面积,提高芯片性能,同时具有容时序逻辑SEU的特性. TSTMR-D结构在恰当的面积和延迟开销下,可以对各种类型的电路结构进行全面的SEU和SET防护.     

异步片上网络研究综述

异步片上网络具有低动态功耗、对延迟抖动的不敏感、统一的网络接口、较低的系统集成复杂度和较好的电磁兼容能力等众多特性,是下一代片上多核微处理器和多核片上系统的标准片上通信架构之一.在简单介绍异步电路的相关理论后,从多个方面概述了当前异步片上网络的研究成果,包括网络拓扑、同步?异步接口、流控制、服务质量、路由算法、低功耗设计、容错和可测性设计以及设计自动化;然后介绍并分析了一些具有代表性的异步片上网络设计案例.研究显示,异步片上网络具有众多同步片上网络所不具备的优点,大量的片上多核系统将使用异步片上网络作为其片上通信系统,但它们的易用性和网络性能亟待提高.