一种基于内插法符号同步电路的设计

提出了一种新的符号同步电路结构,采用立方插值和O&M定时误差检测相结合的算法实现符号定时同步,并通过AlteraDSPBuilder完成该电路的设计、仿真和分析,将设计用AlteraStratixIIFPGA实现,应用在实际的接收机中,证明其能纠正1%的定时误差,工作时钟频率最高可达到130MHz。     

HC02定时逻辑电路设计

一般来说,数字逻辑电路的工作是靠定时信号协调的:本文对HC02解码器中的定时逻辑电路作了校详细分析,对该电路所产生的定时信号及其在电路中的用途给予了必要论述。该电路对设计双相时钟或多相时钟电路有一定的实用参考价值。     

改进的Gardner插值误差捕获符号同步算法研究

数字通信系统中,同步是必不可少的环节。收发端采用不同的时钟信号,但需要步调一致地协调工作,必须通过同步系统来保证。同步系统工作性能的好坏,很大程度上决定了通信系统的质量。针对接收机存在本振时钟频率偏差(即符号偏差),导致解调端相位不同步,影响信号解调精度等,给出了一种改进的Gardner符号率同步方法。以经典的Gardner同步算法为基础,对插器、定时误差检测器、环路滤波器和数控振荡器进行了详细阐述,并进行了改进仿真。首先,对准基带采样信号进行插值操作,并求得插值误差;其次,对插值误差进行环路滤波(LPF)并用滤波后的信号控制数控振荡器(NCO)输出;最后,数控振荡器的输出不断更新插值点的位置,直至符号定时同步。以BPSK信号为仿真对象,仿真结果表明了改进后的符号同步算法具有更快的同步速度和更高的同步精度。     

卫星通信系统定时同步技术研究

在卫星通信系统中,由于本地采样时钟与发送端时钟的相互独立,使得全数字接收机对信号的最佳采样时刻出现偏差,从而造成整个系统误码率性能的下降,因此符号定时同步技术是卫星通信系统的关键技术之一。基于平方滤波定时误差估计算法和重采样定时恢复算法,我们分别研究了适用于TDM系统的闭环定时同步算法和适用于TDMA系统的开环定时同步算法。由仿真结果可以看出,所提出的算法可以满足系统性能指标要求。     

一种QPSK位同步电路的设计

本文针对QPSK调制信号，提出了一种立方内插、预滤波和Gardner定时误差检测相结合实现符号位同步的电路结构。在Matlab的Altera DSP Builder环境下实现该算法的设计,并进行功能仿真，最后在Ahera StratixⅡ开发板上FPGA实现了该算法。此电路已用于实际的接收机中，工作时钟频率最高可达到130MHz，能够纠正0.1％的定时误差，性能良好。     

全新的NI PXI模块为高通道系统提供精确的同步

20 0 4年 2月 17日 ,NI推出全新的PXI 665 3定时和同步模块 ,利用该模块可达 40 0 0 0通道的高通道系统 ,并提高单个机箱系统的定时功能。这一定时和同步模块为高通道系统的多机箱同步提供了时钟生成和信号路由 ,此外还能在单个PXI机箱中的模块间实现精确的同步。它的特点在于板上时钟路由、PXI触发和星型触发信号 ;能够导入和导出极为稳定的时钟参考 ;并且能以 711nHz的分辨率产生精确的时钟。PXI 665 3模块简化了系统开发 ,并提高了测量精度。这是通过避免电缆长度匹配和信号传输延迟这些挑战传统机架堆叠式测试系统的问题来实现的…     

基于PXI和FPGA的EAST中央定时系统的研制

中央定时系统在国家大科学工程EAST全超导托卡马克核聚变实验中发挥着重要的作用,它控制着EAST各子系统精准投入实验的时序,从而保证EAST聚变装置能够正常运行。通过对中央定时系统的需求分析,利用基于PXI的FPGA工业级硬件设备和虚拟仪器技术,实现了分布式EAST中央定时系统的研制;该系统能够提供频率范围从1Hz至80 MHz的参考时钟信号,并能产生从1ms至6872s延迟触发信号,其精度为10ns;中央定时系统已投入2010年秋季EAST放电实验运行,应用结果表明,该系统运行稳定可靠,精度高,达到了设计需求。     

基于DDS的塔康地面信标信号产生电路设计

为了完成塔康地面信标性能的自动测试与维护,在分析研究塔康系统工作时各信号间相互关系的基础上,采用DDS技术设计了其关键信号的产生电路。具体在电路设计过程中,使用了两片DDS芯片AD9852和微处理芯片AT89LS52来实现,并在外围电路上重点采取了"时钟整形"、"椭圆函数滤波"和"分时、分路输出"等抑制杂散与谐波的措施,从而使输出信号波形的质量得到进一步提高,较好地满足了塔康信标性能指标自动测试的需要。     

基于FPGA的E1/VC-4数字复接器的设计与实现

在分析同步数字体系中2.048Mbps支路信号E1异步映射复用进VC-4的过程的基础上,对系统中各功能模块的设计原理进行了详细阐述,重点讨论了时钟/使能信号产生电路的功能及设计。最后,完成了E1/VC-4复接器电路的设计与实现,并基于ALTERA/EP1C6T144C8环境完成了验证。     

具有内部定时和低功耗的4096单元单管随机存储器

本文较详细地讨论了单管P-沟道4096单元随机存储器(RAM)。设计上的生要特点是有灵敏的读出-再生放大器,可以允许仅有0.065 Pf的存储电容。为了得到400 ns的取数时间而应用了自举原理,功耗为150 mW。采用了新的快速移位寄存器作为内部定时电路。这个定时电路产生存储器的时钟信号,从而将外部信号减少到只有一个时钟信号和1个芯选信号。芯片尺寸为3.01×4.44 mm~2。     

磁光盘驱动器同步信号处理系统的研究

分别研究了窄带滤波器同步时钟提取电路和锁相环定时提取电路的特点及其定时抖动和抗干扰性能,最后提出一种新型锁相环、窄带滤波定时提取电路。     

基于FPGA的并行DDS

介绍一种提高直接数字合成器(DDS)系统时钟频率的并行处理方法。给出了一个基于现场可编程门阵列(FPGA)的具有400MHz系统时钟频率DDS电路的实现方法和实验测试结果。采用直接中频输出方式,输出频率范围250MHz～350MHz,频率分辨率6Hz,寄生信号抑制50dB。该DDS电路具有接口简单、使用灵活等优点,可用于雷达、电子战领域的宽带信号产生。     

基于CPLD 的X 射线图像传感器驱动信号源的研究

介绍了X射线图像传感器要求的时序关系以及实现其逻辑与时序关系的驱动信号源电路框图。用MAX plusII软件进行仿真验证,并用复杂可编程逻辑器件CPLD电路来实现。针对实际应用中机械装置产生的外部同步信号与X射线图像传感器驱动信号源要求的时钟信号不同步的问题,提出了用“数字单稳态电路”将X射线图像传感器的两相非互补时钟信号由连续信号变为断续信号的解决办法。实际应用表明这种办法是可行的。     

利用PC机实现高速数据的精密定时采集

以ＰＣ机Ｉ／Ｏ扩展槽的两个空闲中断源为中断入口，采用简单、灵活的集成电路作为外部时钟电路，使晶报频率经过计数器分频而得各种时钟信号，然后利用ＰＣ机外中断功能，实现两级优先级中断。根据需要，可通过更换晶振的简便方法进一步提高定时精度和时钟速率，从而为完成各种高速数据采集提供了条件。利用本电路和程序，在８０２８６兼容机上实现了高速脉冲信号的精确定时采集，实践证明了本方法的优越性。     

谐振式MEMS磁传感器接口电路设计

介绍了一种谐振式微系统（MEMS）磁传感器的接口电路,电路由驱动电路和信号检测处理电路组成。驱动电路采用直接数字频率合成器（DDS）产生磁传感器驱动信号,同时为检测电路提供同步信号;信号检测处理电路对磁传感器输出信号和 DDS 产生的同步信号进行同步解调,最终得到所需的磁场信号。最后对电路的性能和测试结果进行分析和总结。     

液晶显示器维修实例

1故障现象液晶显示器屏幕上的字迹非常模糊且呈锯齿状(花屏)。故障分析究其原因,主要是因为液晶显示器本身的时钟频率很难与输入模拟信号的时钟频率保持百分之百的同步,特别是在模拟同步信号频率不断变化的时候,如果此时液晶显示器的同步电路,或者是与显卡同步信号连接的传输线路出现了短路、接触不良等问题,而不能及时调整跟进以保持必要的同步关系的话,就会出现花屏的问题。故障解决首先要仔细检查一下电脑周边是否存在电磁干扰源,然后更换一块显卡,或将显示器接到另一台电脑上,确认显卡本身没有问题,再调整一下刷新频率。如果排除以上原…     

嵌入式设备的精确时钟同步技术的研究与实现

为解决工业以太网中嵌入式设备之间时钟同步能力不足的问题,提出了IEEE1588协议在嵌入式设备中的应用方案。基于STM32F207IG处理器和ucos-II操作系统软硬件平台,首先移植并修改LwIP协议使其兼容IEEE 1588协议,然后配置系统时间校准模式,将捕获的时间戳以增强型描述符的形式交于应用层进行时钟校正,采用频率漂移校正算法解决从时钟频率漂移的问题,使用秒脉冲信号测试时钟同步。实验测试表明,时钟同步精度约200 ns,满足了大部分工业以太网的需求。     

基于PCI总线的定时同步卡研制

在测控系统中,随着板卡或设备数目的增加,为确保各部分协调工作,提供统一的定时和同步信号变得越来越重要;针对这种需求,以定时和同步的基本原理为开发背景,研制了一种基于PCI总线的CPLD+DDS结构的定时同步产生系统,以一片PCI9030、一片EPM240和一片AD9954为主要芯片,构成了一个集时钟生成、路由及触发分配为核心的通用标准化的硬件,并详细介绍了该系统的软硬件设计方案;尤其在板卡的驱动程序设计方面,介绍了一种简单、快速的开发方法,该方法简化了传统的驱动程序开发过程,对基于PCI总线系统的研究,具有一定的借鉴意义,试验证明本卡达到了预期功能和要求。     

位同步时钟提取电路的设计与实现

该设计方案分析信号在模拟信道传输的情况下,实现了基于FPGA的位同步时钟的提取。其中，整形电路利用滞回比较器，提高系统的抗干扰能力；高低电平计数取平均设计解决了前级电路导致的高低电平宽度不同的问题，提高了提取时钟的准确性和稳定度。通过测量，提取的位同步时钟误差小于1%，且其抖动小于一个位同步周期的10%。     

基于GPS与恒温晶振的瞬变电磁同步时钟系统

针对恒温晶振长期稳定性差和GPS易受干扰、短期稳定性差等问题,设计了基于GPS与恒温晶振的瞬变电磁同步时钟系统。该系统采用"ARM+CPLD"的模式作为核心处理单元,以GPS的秒脉冲信号为基准,采用频率偏差测量模块在2个相邻的秒脉冲之间对高频信号的晶振频率进行检测,并采用自适应PID控制器实现对恒温晶振输出频率的调节,有效地解决了因单个频率偏差过大而影响恒温晶振控制电压精度的问题,提高了系统的稳定性;以秒脉冲信号为计时器,定时对分频器进行复位操作,实现了恒温晶振累积误差的自动消除,保证了输出信号相位的同步。测试结果表明,该系统实现了瞬变电磁发射机和接收机的高精度同步,在GPS信号正常的情况下,同步精度约为270ns;在GPS信号丢失的情况下,同步精度约为350ns。目前该系统已成功应用到瞬变电磁探测系统中,大量应用结果表明,该系统稳定性好,同步精度高。