用卡诺图分析时序逻辑电路

本文以时序电路中的同步和异步计数电路为例来说明一种用卡诺图分析时序逻辑电路的方法.1 用卡诺图分析同步时序逻辑电路写出一个电路的状态转移方程是容易的,在得到状态转移方程式以后,用卡诺图就能很快得到电路的状态编码表,同时也能够检查电路的自启动性.用卡诺图分析电路逻辑功     

一种设计同步时序逻辑电路的新方法

提出了一种设计同步时序逻辑电路的新方法。根据触发器 (FF)基本特性 ,可从电路的状态转换图上直接求得触发器置位、复位函数 ,进而确定触发器的激励方程。具体设计实例表明该方法简捷、高效 ,设计电路功能正确     

基于数据选择器和D触发器的多输入时序电路设计

为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,构成既有存储功能又有数据选择功能的多输入端时序网络。由触发器的现态选择输入变量、所选择的输入变量决定触发器的次态转换方向。该方法适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简。     

异步时序逻辑电路的设计方法探讨

在传统的同步时序电路设计方法的基础上,提出了一种新的异步时序电路的设计方法。该方法直接从时序电路的时序波形图,获得触发器的触发脉冲;根据时钟信号作用下引起的状态转换,填写次态卡诺图。其特点是原理简单,易于理解,使设计更加直观清楚。     

基于概率模型的QCA触发器可靠性研究

通过将时序逻辑电路中的反馈回路打开,在原有电路结构的基础上增加一路输入,采用概率转移矩阵方法建立了基于QCA的RS触发器、D触发器、JK触发器的可靠性模型,深入研究了各组成元件对其可靠性影响的差异,从而为其可靠性的提高提供了依据,这对于高缺陷率的QCA电路的可靠性设计具有重要的指导意义。     

主从JK触发器时序分析的简单方法

主从JK触发器存在一次变化问题,即在CP信号为1期间,无论J、K信号如何变化,主触发器只发生一次变化。只有定出主触发器这一次变化变成什么状态,才能得出从触发器在CP下降到了之后翻成的状态。按以往的授课方法,我们往往通过先分析主从JK触发器的电路结构,分析出一次变化的结果,然后再推出CP的下降沿到来时从触发器的次态。这样分析显得繁琐。本人通过仔细推敲,觉得将JK触发器的功能表(表1)改为表2所表示的逻辑关系,即将表1中“0”改为“恒0”,表1中“1”改为“有1”,则可利用JK触发器功能表来分析触发器的状态转换情况。这对分析JK触发器时序关系带来了极大的方便,在教学过程中也收到很好的效果。     

用EPROM构成数字逻辑电路

可编程只读存贮器 EPROM 已广泛地应用在微计算机技术上,用以存贮一些固定程序和固定数据。除此之外,我们也试用 EPROM 代替 TTL 及 CMOS 数字集成电路,设计出了各种组合逻辑电路和时序逻辑电路。采用 EPROM 代替数字集成电路的主要优点是,可使集成电路的实际安装件减少,从而使构成的电路简单,价格降低,可靠性提高。设计的电路逻辑功能愈复杂,这些优点愈突出。下面我们以 MC2716型 EPROM 为例,介绍用EPROM 构成组合逻辑电路和时序逻辑电路的设计方法及应用举例。(一)用 EPROM 构成组合逻辑电路组合逻辑电路的一般设计方法是:(1)根据所要完成的逻辑功能列出真值表;(2)利用卡诺图化简;(3)构     

用D图变换法分析时序逻辑电路

一、引言一般时序逻辑电路的分析方法是利用触发器的激励方程,通过其特征方程式推导出电路的状志方程和电路的输出方程,然后再排出状态转移表和状态转换图[1][2]。总而言之,一般的分祈方法是代数方法。本文提出的D图变换分析法,作者认为可称之为时序电路(主要指同步电路)的图形分析法。     

几种常见BCD码在同步时序逻辑电路中的对比分析

BCD码也称二进码十进数.根据实际需求,BCD码产生了多种编码形式.选择不同的BCD码来完成电路设计,则逻辑电路会呈现出不同的结构和工作过程.本文选择同步时序逻辑电路设计中的一个具体实例,采用常见BCD码的六种形式分别完成一次完整设计,对比分析各种编码形式对逻辑电路设计的可靠性、自启动能力、电路结构和元器件利用率的影响.     

运用MSI设计时序逻辑电路(一)——设计同步脉冲序列检测器

时序逻辑电路的设计问题,多年来一直采用以触发器为单元电路的传统设计方法,近年来逐步兴起运用专用集成电路(ASIC)来解决。但前者设计步骤繁琐,实用价值也已下降;后者虽说代表集成电路的发展方向,然而需要专门设备支持,目前国内尚难推广实施。因此,本文作者介绍的运用中规模集成电路(MSI)设计时序逻辑电路的方法,具有一定的现实意义。该文用三篇短文分别讨论用MSI设计同步脉冲序列检测器、异步序列检测器和任意进制模可变计数器,既是一个整体,又可各自成篇,本刊自本期起分三次连载。     

the Good,the Bad and the Ugly

《Sat Magazine》,2012年11月刊对于当红的有效载荷商业搭载(Hosted Payload)业务,由十余家知名航天企业组成的"有效载荷搭载联盟"(HPA)显然颇具发言权。在最新一期Sat Magazine杂志上,HPA的代表撰文细数了有效载荷搭载业务最近面临的"善、恶、丑":"善"——美国总统奥巴马在向国会提交的2013财年预算申请中为与有效载荷     

唯产业是根唯亮点是本--回眸"中国信息安全战略与趋势"高层研讨会4年之履

引言四季轮回,大自然总是不偏不倚地遵循着这一守则,使人类感受着异样的景观和不断的期待。《信息安全与通信保密》杂志社感受自然恩泽的同时,也期盼着能为信息安全产业界带来四季如春的新意与生机。 二零零一年始办的“中国信息安全发展趋势与战略”高层研讨会已经走过了4个年头,承蒙主管领导、专家学者及广大安全企业和行业用户之关照与呵护,4年后的今天依然能够站在产业的前沿,架设各方之间的桥梁,领略产业风景。此心情不敢独有,现就产业发展之线,连贯研讨会4年的历程,与各方人士共飨。     

电磁脉冲参数对二极管击穿特性的影响分析

为研究电磁脉冲作用下p-n-n+型二极管的击穿及损伤情况,文中结合Si基p-n-n+型二极管,采用漂移—扩散理论结合热流方程,建立了二极管的二维电热模型。仿真结果表明,电压信号的上升时间和幅值对二极管是否击穿有直接影响,上升时间越短、初始偏压越高,则二极管越容易击穿。损伤及烧毁阈值随电压幅度的增加而升高,随上升时间的增加而降低。     

Comparing the Impacts of the Capillary and the Molded Underfill Process on the Reliability of the Flip-Chip BGA

In the assembly process for the conventional capillary underfill (CUF) flip-chip ball grid array (FCBGA) packaging the underfill dispensing creates bottleneck. The material property of the underfill, the dispensing pattern and the curing profile all have a significant impact on the flip-chip packaging reliability. Due to the demand for high performance in the CPU, graphics and communication market, the large die size with more integrated functions using the low-K chip must meet the reliability criteria and the high thermal dissipation. In addition, the coplanarity of the flip-chip package has become a major challenge for large die packaging. This work investigates the impact of the CUF and the novel molded underfill (MUF) processes on solder bumps, low-K chip and solder ball stress, packaging coplanarity and reliability. Compared to the conventional CUF FCBGA, the proposed MUF FCBGA packaging provides superior solder bump protection, packaging coplanarity and reliability. This strong solder bump protection and high packaging reliability is due to the low coefficient of thermal expansion and high modulus of the molding compound. According to the simulation results, the maximum stress of the solder bumps, chip and packaging coplanarity of the MUF FCBGA shows a remarkable improvement over the CUF FCBGA, by 58.3%, 8.4%, and 41.8% (66 $mu {rm m}$), respectively. The results of the present study indicates that the MUF packaging is adequate for large die sizes and large packaging sizes, especially for the low-K chip and all kinds of solder bump compositions such as eutectic tin-lead, high lead, and lead free bumps.      

澳洲插头产品的法规要求及标准解析

介绍了澳大利亚插头产品的法规要求及插头的型式、尺寸、参数和测试要点,分析了插头的电流额定值和配线之间的关系,强调了插销绝缘套的要求。对重要的试验项目,如弯曲试验、插销绝缘套的耐磨试验、温升试验、高温压力试验进行了说明。     

3G中移动台主呼接入过程中安全问题分析

本文对当前3G反向链路呼叫及通话过程中的安全问题做了分析,并分别从MS和BS相互之间的AKA、信令完整性保护和数据保密、入侵检测等进行了讨论。另外,在讨论中适当地将安全与移动性管理相结合,并根据实际应用中的安全问题提出了一些新的设想和解决的方法。     

宇航元器件应用验证指标体系构建方法研究

通过分析宇航元器件应用验证指标体系的特点,建立了一套面向宇航元器件应用验证的指标体系构建方法,该方法分别应用专家遴选系统、头脑风暴法和德尔菲法,解决了宇航元器件应用验证指标体系构建中的专家遴选、因素识别和指标体系构建问题。最后,应用该方法建立了宇航元器件应用验证综合评价指标体系基本结构。     

乙未岁风好正扬帆

送走驰骋追梦的马年,迎来了风好正扬帆的羊年.羊祥开泰千家喜,春满神州万物荣.值此辞旧迎新之际,《印制电路信息》杂志社的全体工作人员怀着诚恳的感恩之心,向在印制电路行业各个岗位上为把行业做大更要做强奉献自己的才智、孜孜不倦地工作、默默奉献的印制电路同仁一年来对《印制电路信息》报刊的关注、出谋划策、陪伴和支持表示衷心感谢!