NIOS II处理器中定制指令的设计与实现

概要介绍NIOS II处理器,详述NIOS II处理器中定制指令的硬件实现和软件接口.并结合实例说明在进行SOPC设计时,可以把强实时软件算法或费时的软件计算作为定制指令,加入到NIOS II处理器指令集中,提高系统性能.     

基于NIOS Ⅱ处理器的四象限变流器控制

本文介绍了一种新的基于NIOSⅡ处理器的四象限变流器控制方案。建立了一种基于NIOSⅡ处理器的设计平台,并在其上进行了四象限变流器的仿真和设计,试验结果表明:基于NIOSⅡ处理器的四象限变流器控制能够达到预期的目的。     

基于NIOS Ⅱ的嵌入式网络接口设计

阐述了基于NIOS Ⅱ软核处理器和以太网控制芯片RTL8019AS的网络接口设计.简要介绍了基于FPGA的SOPC(System On Programmable Chip,简称可编程片上系统)技术,给出了网络接口的软硬件的设计和实现.此设计增强了系统的灵活性,并且结构简单适应于不同应用领域对接入网络的需求.     

基于NIOS Ⅱ的导航系统平台的设计

介绍了一种新的基于NIOSⅡ的导航系统的设计方案．NIOS是建立在FPGA上的嵌入式微处理器软核，由于它硬件设计上的灵活性和可裁减性，使得软件设计上“平台”的概念延伸到硬件设计中。本文就是把NIOSⅡ硬件平台的方案，在导航系统计算机设计上进行了有益尝试，实践证明，本设计不但实现了预期功能，而且为以后在其他导航产品上快速的移植硬件和软件系统．提供了有力保证。     

基于NIOSⅡ处理器的多通道ns级时序控制同步机设计

ns级时序控制同步机主要用于多套高速数据采集系统、多套高速摄影测试系统的精确同步触发、精确延时触发控制等方面,对军工靶场试验测试具有重要意义;详细介绍利用NIOS Ⅱ软核处理器设计嵌入式五通道ns级时序同步机的软硬件实现技术,实现了五通道ns时序参数的输入、存储、整定以及时序输出控制等;时序在线跟踪测试表明,该同步机完全满足设计要求,其各通道时序控制精度为20ns,单通道时间设置范围为20ns至100s,可应用于工程实际测试;本同步机的设计技术对相关开发人员具有一定的参考意义。     

基于NIOS Ⅱ的平台直方图均衡算法

NIOS Ⅱ软核处理器是Altera公司推出的一款灵活高效的嵌入式处理器。该处理器的应用常见于控制和通信领域。本文描述了在NIOS Ⅱ系统上实现平台直方图均衡算法(Plateau Equalization,PE)的设计方案。通过NIOS Ⅱ的自定制指令和C语言中嵌入汇编语言,成功的将PE算法在FPGA上实现,并且能够保证系统的运行效率和实时处理能力。     

基于NIOSⅡ的实时互相关器的设计

互相关器是构成两相流相关流量测量系统的核心装置。文章介绍了互相关流量测量系统的工作原理和互相关算法以及一种基于NIOSⅡ嵌入式软核处理器的互相关器的设计,详细阐述了互相关器的总体结构、硬件和软件的设计。Matlab仿真实验验证了该相关器可实现随机噪声信号的互相关运算。与传统的互相关器相比,该相关器具有实时性好、硬件构成简单、可靠性高的特点,能够满足互相关流量在线测量的要求。     

基于NIOSⅡ软核处理器的嵌入式测试系统软硬件设计研究

介绍了利用NIOSⅡ软核处理器设计嵌入式测试系统的两类系统架构,详细讲述了基于NIOSⅡ软核处理器的嵌入式测试系统软硬件设计方法;最后结合EP2C8Q-208C8型FPGA芯片,利用Verilog语言描述A/D芯片的工作时序逻辑,利用NIOSⅡ软核处理器设计串口处理单元,将A/D采集的数据通过串口发送到计算机显示。实践表明,利用NIOS II软核处理器设计嵌入式测试系统,具有开发周期短,系统集成度高,功能灵活多样等特点,与传统利用单片机设计嵌入式测试系统相比,具有时钟频率高、运行速度快、调试方便等特点,是一种值得推广的嵌入式测试系统设计方法。     

基于NIOS II处理器的USB双向数据传输系统

介绍了一种双向数据传输系统设计方案和实现方法,采用USB2.0接口芯片CY7C68013A与FPGA相结合构建硬件系统,FPGA内嵌NIOS Ⅱ软核处理器负责数据处理;系统通过USB接口向上传输数据到上位机,结合基于VC++开发的数据传输控制软件平台,发送控制命令及数据到硬件系统端,从而实现USB接口的双向数据传输功能;详细描述了系统的硬件电路设计和软件实现过程,实验证明该系统具有高速、便携、通用性强的特点,系统数据最高传输速度达到33MB/s,且工作稳定可靠。     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

基于NIOSⅡ的离子迁移谱仪设计与实现

离子迁移谱技术是一种便携式、灵敏度高的痕量有机物分析技术,广泛应用在毒品、爆炸物探测和环境污染监测等方面.介绍了一种基于NIOS Ⅱ软核处理器的离子迁移谱仪系统设计.搭建了NIOS Ⅱ硬件平台并在此基础上编写了软件程序,实现了系统设计.通过丙酮试剂对系统进行了验证,得到了较好的离子迁移谱图.     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

基于NIOS Ⅱ的多功能数字频率计的设计

介绍了一种基于可编程片上系统（System On Programmable Chip,以下简称SOPC）技术的多功能数字频率计的实现方案。通过在FPGA芯片中植入NIOS Ⅱ软核作为系统的控制核心,并利用FPGA中的可编程逻辑资源构成该嵌入式系统的外围数字控制电路,借助于Avalon总线,实现高速FIFO,触发控制电路,LCD显示控制电路,频率周期测量模块等。可测量方波、正弦波、三角波等不同波形的频率、周期和脉宽,且可测范围达0.1Hz-100MHz。     

基于NIOSⅡ的数字失真度分析仪设计

通过对网络非线性失真的研究,探索验证了一种利用FFT来测试网络非线性失真的新方法.叙述了用低成本Cv_clone系列FPGA实现基4结构1024点FFT(快速傅里叶变换)算法的方法,从而得出其失真度.针对其设计所而临的问题提出了Ahera公司的基于IP核的SOPC解决方案.     

基于NIOSⅡ的导航系统平台的设计

介绍了一种新的基于NIOS Ⅱ的导航系统的设计方案.NIOS是建立在FPGA上的嵌入式微处理器软核,由于它硬件设计上的灵活性和可裁减性,使得软件设计上"平台"的概念延伸到硬件设计中.本文就是把NIOS Ⅱ硬件平台的方案,在导航系统计算机设计上进行了有益尝试,实践证明,本设计不但实现了预期功能,而且为以后在其他导航产品上快速的移植硬件和软件系统,提供了有力保证.     

NIOS-Ⅱ处理器的大容量数据采集存储系统设计

以NIOS-Ⅱ处理器为核心,构建一个SOPC系统,控制CH376文件管理芯片,将采集的数据以文件形式写入U盘中,以满足现场大容量数据的快速采样存储的需要。由于FPGA具有输入输出引脚多、运行速度快和可编程的特点,只要软件稍作修改,即可将数据存入SD卡中。经过软硬件的综合测试,能成功实现系统各项功能。     

VLIW处理器循环指令缓冲器设计与实现

数字信号处理软件中循环程序在执行时间上占有很大比例,用指令缓冲器暂存循环代码可以减少程序存储器的访问次数,提高处理器性能。在VLIW处理器指令流水线中增加一个支持循环指令的缓冲器,该缓冲器能够缓存循环程序指令,并以软件流水的形式向功能部件派发循环程序指令。这样循环程序代码只需访存一次而执行多次,大大减少了访存次数。在循环指令运行期间,缓冲器发出信号使程序存储器进入睡眠状态可以降低处理器功耗。典型的应用程序测试表明,使用了循环缓冲后,取指流水线空闲率可达90%以上,处理器整体性能提高10%左右,而循环缓冲的硬件面积开销大约占取指流水线的9%。     

基于NIOS Ⅱ的万年历设计

本文介绍了一种基于片上可编程系统(SOPC)设计万年历的方法.在FPCA芯片上,通过配置NIOS软核处理器和相关接口模块,实现了嵌入式系统的硬件结构.系统用液晶模块显示万年历等汉字字符,用8个七段数码管显示电子钟的日期和时间,并可通过按键对其进行调整.具有高集成度、设计灵活和可移植性较好等特点.     

Java处理器中指令合并技术的研究与实现

文中在分析Ｊａｖａ虚拟机及字节码特性基础上,研究了Ｊａｖａ处理器中的指令合并技术。对３种合并策略：２条指令的合并,３条指令的合并及４条指令的合并进行了分析比较,并分别实现了这３种合并策略。研究表明４条指令合并策略具有较高的性能／开销比。     

面向粗粒度数据流网络处理器的混合定制硬件加速

本文针对控制流网络处理器固定拓扑结构的限制及指令集并行性开发的不足,将粗粒度数据流设计思想引入到网络处理器体系结构设计中,提出了一种新型粗粒度数据流网络处理器体系结构-DynaNP。DynaNP利用处理引擎(PE)内控制流执行方式获得较高的可编程性,还利用PE间数据流执行方式开发了报文处理中的任务级并行性。为了进一步提高DynaNP的系统流量,面向DynaNP的多核及数据流特性,设计了混合定制硬件加速机制,并详细介绍了实现混合定制硬件加速的关键技术,通过提供统一的混合定制硬件加速接口,可以支持定制指令和协处理器两种典型硬件加速器。