CPT铷原子钟微波信号源设计

CPT原子钟由于其体积小、重量轻、功耗低等优点,广泛应用于通信、导航及数据传输等领域。设计基于数字锁相倍频技术,采用锁相环芯片ADF4350,根据CPT铷原子钟的需求实现了一种中心频率为3417MHz的微波信号源。经测试,信号源电路尺寸为30mm×30mm,功耗小于150mW,输出微波功率范围为(-20～-5)dBm,输出信号相位噪声与理论分析相符,杂散抑制满足设计要求,可用于CPT铷原子钟。     

GPS驯服CPT原子钟方法研究

本文针对全球定位系统（GPS,Global Position System）接收机输出秒脉冲（1PPS,1 Pulse Per Second）信号的特点,以及相干布居囚禁（CPT,Coherent Population Trapping）原子钟输出频率信号的特性,设计并实现了GPS驯服CPT原子钟方案.我们建立了适合抑制1PPS信号抖动的卡尔曼滤波模型,通过理论推导和计算获得了相应噪声参数,并采用卡尔曼滤波器与平均滤波器相结合,对CPT原子钟输出频率实施滤波处理,并用GPS接收机输出的1PPS信号实施频率校准,所实现GPS驯服的CPT原子钟输出频率的中短期频率误差降低半个量级,天频率稳定度提高一个量级.     

CPT铷原子钟锁相环频率合成器设计和分析

基于CPT(相干布局囚禁)87铷原子钟设计出输出频率为3417 MHz的锁相环频率合成器,通过ADIsimPLL仿真出最佳环路带宽,环路滤波器参数以及相位噪声等,并通过STM32对锁相环芯片进行控制。对频率合成器进行了测试,电路尺寸为40 mm×40 mm,输出信号功率范围为-4 dBm^+5 dBm可调,输出信号噪声满足要求-88.65 dBc/Hz@1 kHz,-92.31 dBc/Hz@10 kHz,-104.63 dBc/Hz@100 kHz,杂散和谐波得到抑制,设计的频率合成器能很好的应用于原子钟的射频信号源。     

基于85Rb的微型化CPT原子钟的设计和实现

介绍基于85Rb原子相干布居囚禁(CPT)现象的微型原子钟的设计与实现,系统以MSP430单片机作为主控芯片,实现电流源、TCXO和射频等功能模块,并与CPT原子钟物理部分实现联调与整机封装,实现了高稳定度、低功耗的小型CPT原子钟。整机体积只有31 cm3,功耗为660 mW,测得10 MHz输出信号稳定度约为2×10-10 s-1,4×10-11/1 000 s。系统采用全宽调制在85Rb的D1线实现CPT原子钟方案,可提升CPT共振谱线对比度,提高原子钟稳定度。     

一种高性能时钟晶体振荡器电路设计

设计了一种用于时钟芯片的Pierce晶体振荡器,通过对传统结构的改进,增加了振幅控制结构和输出频率校准电路,提高了输出频率、振幅的稳定性和输出频率的精度,降低了功耗。同时对电路的工作原理进行了理论分析,电路采用CSMC 0.5 μm-5 V CMOS工艺实现,通过仿真结果验证,显示该设计达到了技术指标要求。     

专辑序

量子频标(原子钟、原子频标)利用原子能级跃迁来实现高稳定度和高准确度的时间频率输出。得益于相对成熟的微波技术,氢、铷、铯这三种微波原子钟首先发展起来,在导航、通信、授时、基础研究等领域发挥了重大作用并广泛应用。近年来,光学原子钟的发展日新月异,精度已远超微波原子钟,有可能产生新的秒定义,但在众多工程应用领域,环境适应性更好、可靠性更高的微波原子钟依然不可替代。值得注意的是,相干布居囚禁技术的出现,使得微波原子钟的小型化和微型化成为可能,超低功耗的芯片尺度原子钟已经在PNT领域实现规模应用。     

基于锁相频率合成器的电压控制LC振荡器

详细描述了电压控制LC振荡器的设计思路、实现方法及指标测试。采用西勒振荡器作为振荡器的主体部分,通过改变变容二极管两端的电压来调节振荡器输出频率,实现输出频率在15MHz～35MHz范围内可变;采用集成锁相环芯片MC145152来提高振荡器输出频率的稳定度,使其达到10-5;通过AT89C51改变锁相环的分频比,实现频率步进为100kHz/1MHz的两种工作模式,并实时显示。     

相干布居囚禁原子钟光频移性能优化

光频移是影响相干布居囚禁(CPT)原子钟输出频率质量的重要因素之一,优化CPT原子钟光频移特性往往需要很长的调试时间。采用现场可编程门阵列,实现了一种数字正交解调方法,能够方便地优化原子钟与光频移相关工作参数,大大缩短了优化原子钟光频移特性所需时间,减少了调试工作量。该方法应用于原子钟生产可节省产品出厂调试周期和工作量。     

基于AD9959与STM32的DDS扫频信号源设计

设计并制作了一种DDS芯片AD9959配以STM32单片机控制的DDS扫频信号源,介绍了DDS基本原理,AD9959芯片主要功能以及系统软硬件实现。测试结果表明,扫频信号源可实现0.1M-68MHz范围正弦信号的点频输出与扫频输出,在频率范围内的各个频率点都能产生稳定、平滑的正弦波,输出电压峰峰值稳定在1Vpp左右,达到设计要求。     

基于FPGA的DDS信号发生器设计

利用FPGA芯片及D/A转换器,采用直接数字频率合成技术,设计并实现了一个频率、幅值可调的信号发生器,同时阐述了该信号发生器的工作原理、电路结构及设计思路。经过电路调试,输出波形达到技术要求,证明了该信号发生器的有效性和可靠性。     

垂直腔面发射激光器的内调制特性

面向芯片原子钟(Chip Scale Atomic Clock,CSAC)的垂直腔面发射激光器(Vertical Cavity Surface-Emitting Laser,VCSEL)通过微波调制产生具有特定光频差的相干激光,与原子作用后的跃迁谱线频率作为参考标准,最终可获取高精度的频率信号。因此,垂直腔面发射激光器在芯片原子钟系统中至关重要。介绍了VCSEL激光器的内调制原理,搭建了其内调制特性实验测试平台,开展了激光器对射频调制响应特性研究,记录了激光器边带信号随着注入电流和射频输出功率的变化情况,并分析了射频调制对激光器边带信号的影响特性以及Bogatov现象引起的边带不对称现象。实验结果显示:当射频信号频率为3.41734 GHz,注入电流为1.2 mA,射频输出功率为3.5 dBm时,可获得优化的高频调制光谱,为芯片原子钟提供优质的光源。     

一种微型化制造的双腔结构芯片原子钟87Rb蒸汽腔

碱金属蒸汽腔是芯片原子钟（CSACs）中重要的核心部件之一,其微型化制造具有重要的实用价值,同时也非常具有挑战性。采用MEMS 技术批量化制作了具有双腔结构的芯片原子钟87Rb 蒸汽腔阵列。在阳极键合过程中,通过原位化学反应产生纯净的87Rb 元素蒸汽,缓冲气体（N2）采用反充的方法充入到87Rb 蒸汽腔内以保证缓冲气体的压强可以精确的控制。所设计的双腔结构可以防止原位化学反应中产生的杂质阻挡光路,从而能够提高探测到的光信号的强度。通过原子钟桌面系统测试,得到了87Rb 元素D1 线的光学吸收谱和用于芯片原子钟锁频的误差信号,在90℃时,87Rb 元素D1 线纠偏信号的线宽（波峰与波谷间距）可达到0.53 kHz。测试结果表明,双腔结构的87Rb 蒸汽腔满足芯片原子钟或其他芯片级原子器件的设计要求。     

大电容负载LCD驱动芯片的测试及性能改进

提出了一种针对专用、多通道、大电容负载LCD驱动芯片的测试方案。通过FPGA为待测样片提供12.5MHz的基本时钟、状态控制及帧频选择向量,并向数字部分寄存器写入递减数据,验证了芯片单路驱动200pF容性负载时可以实现1 024级灰度、12V摆幅输出。针对测试中出现的全摆幅上升时间较长及大输出幅度时的非线性问题,对芯片中的相关模块进行了测试分析,指出输出缓冲级对Miller电容的充电速度及数模转换器(DAC)对采样电容的充电速度是影响性能的关键因素,可通过适当减小片上转换电阻或采样电容来提高芯片性能。最后提出了一种使用开关电容型DAC及误差放大AB类输出驱动级电路的改进方案。     

An 800-MHz quadrature digital synthesizer with ECL-compatibleoutput drivers in 0.8 μm CMOS

An 800 MHz quadrature direct digital frequency synthesizer (QDDFS4) chip is presented. The chip synthesizes 12 b sine and cosine waveforms with a spectral purity of -84.3 dBc, The frequency resolution is 0.188 Hz with a corresponding switching speed of 5 ns and a tuning latency of 47 clock cycles. The chip is also capable of frequency and phase modulation. ECL-compatible output drivers are provided to facilitate I/O compatibility with other high speed devices. A high gain amplifier at the clock input enables the QDDFS4 chip to be clocked with ac-coupled RF signal sources with peak-to-peak voltage swings as small as 0.5 V. The 0.8 μm triple level metal N well CMOS chip has a complexity of 94000 transistors with a core area of 5.9×6.7 mm². Power dissipation is 3 W at 800 MHz and 5 V     

应用于UHF RFID标签的低功耗真随机数发生器

设计了一种基于振荡采样法的真随机数发生器.针对UHF RFID标签芯片功耗低、面积小的特点,利用简单有效的电路结构增强发生器的随机性.采用频率受控的被采样数据振荡器与采样时钟异或后形成初步随机数,并增加异或链输出负反馈结构,有效提高了输出序列中"0""1"分布的均匀性,降低了序列的自相关性.标签采用SMIC 0.18μm RF CMOS工艺设计并流片,采样时钟为2MHz,总工作电流少于2μA.     

Intra-chip wireless interconnect for clock distribution implementedwith integrated antennas, receivers, and transmitters

A wireless interconnect system which transmits and receives RF signals across a chip using integrated antennas, receivers, and transmitters is proposed and demonstrated. The transmitter consists of a voltage-controlled oscillator, an output amplifier, and an antenna, while the receiver consists of an antenna, a low-noise amplifier, a frequency divider, and buffers. Using a 0.18-μm CMOS technology, each of these individual circuits is demonstrated at 15 GHz. Wireless interconnection for clock distribution is then demonstrated in two stages. First, a wireless transmitter with integrated antenna generates and broadcasts a 15-GHz global clock signal across a 5.6-mm test chip, and this signal is detected using receiving antennas. Second, a wireless clock receiver with an integrated antenna detects a 15-GHz global clock signal supplied to an on-chip transmitting antenna located 5.6 mm away from the receiver, and generates a 1.875-GHz local clock signal. This is the first known demonstration of an on-chip clock transmitter with an integrated antenna and the second demonstration of a clock receiver with an integrated antenna, where the receiver's frequency and interconnection distance have approximately been doubled over previous results     

Rb^87微型CPT原子钟信号源的设计

相干布局（CPT）原子钟被广泛的应用于通信、导航、电力以及数据传输等各个领域,对国民经济的发展起着举足轻重的作用,因此微型CPT原子钟的研制有着重大的意义。这里针对目前微型CPT原子钟对微波信号源的要求,采用锁相环倍频技术设计了一种中心频率为3.417340GHz的微波信号源,该信号源可以满足Rb87微型CPT原子钟的研制,这为微型CPT原子钟的实现奠定了坚实的基础。     

Ultrahigh-speed direct digital synthesizer using InP DHBT technology

Direct digital synthesizers (DDS) offer advantages such as precise beam shaping and forming over conventional RF approaches. This paper discusses novel design and process techniques that enable direct digital synthesis of S-band output frequencies using our current InP double-heterojunction bipolar transistor technology with a cantilevered base layer and undercut collector. The DDS chip operates at the world record clock rate of 9.2 GHz and capable of generating sinewaves up to 4.56 GHz. It also demonstrates state-of-the-art phase noise of -140 dBc at a frequency offset of 1 kHz and a clock frequency of 2.5 GHz. Further design and process improvements will be implemented in future generation circuits that will enable synthesis of Ku-band frequencies.