基于RocketIO高速串行回环通信的实现

当前高速串行通信应用广泛,但开发周期较长,且系统的稳定性、可靠性难以保证,文中研究了基于RocketIO高速串行回环通信的实现,在Xilinx的开发环境ISE中实现该设计,利用误码率分析仪(IBERT)分析该设计误码率低,故可以确保该设计的稳定性和可靠性,且该设计开发简单,具有较强的扩展性,并有助于高速串行通信的实现。     

基于JESD204协议的AD采样数据高速串行传输

为解决传统采样数据并行传输时受码间同步及串扰影响的问题,研究了ADC采样数据的高速串行传输协议——JESD204协议,提出了一种具有自主知识产权的、基于FPGA中高速串行收发器GTX实现JESD204协议IP核的方法,实现了对ADC采样数据的高速串行传输并接收。实验表明,采用基于JESD204协议的高速串行传输方式可实现单通道3.2 Gb/s的传输速度,符合机载通信终端小型化的发展趋势。     

板间高速数据传输接口的设计与实现

为了解决板级间并行接口无法满足高速率数据传输的问题,提出了基于FPGA的高速串行光纤数据传输的设计方案。采用Virtex-7系列FPGA作为主控芯片,通过芯片内部集成的高速串行收发器GTX连接SFP+光模块,进行了高速串行接口设计,并介绍了Aurora串行传输协议的设计。通过分析Xilinx专用调试工具集成比特误码率测试仪IBERT对光纤链路的测试以及Chipscope抓取板卡上的实际测试结果,在硬件上实现了串行传输速率为10 Gbps的光纤数据传输。     

基于FPGA的SFP光纤通信控制器的研究与设计

针对高速数据存储器对光纤数据高速率、大容量的要求,设计了一种SFP(small form pluggable) 热插拔小封装模块高速光模块控制器。该设计采用Spartan-6 FPGA为核心控制器、高速串行技术为支撑,进行了接口电路的设计,且重点介绍了控制器的自定义协议的设计和仿真。通过分析集成比特误码率测试仪器（IBERT）测试和Chipscope抓取的数据,验证了光纤数据能够以不低于1Gb/s的速率进行数据存储。结果表明该设计具有封装小,可移植性强等优点,在某高速数据存储器中已得到了成功应用。     

基于IBERT在Vritex-7 GTX的测试实验研究

采用集成式误码率测试器在Xilinx Virtex-7系列的高速串行吉比特收发器上进行测试,并介绍了测试原理和测试方法。同时,根据实验测试结果,得到一种快速找到最佳改善通信质量的相关参数的方法,为后续的基于Xilinx FPGA的千兆以太网控制器、板卡之间的高速串行信号传输的设计与实现提供了相应的测试基础。     

基于FPGA的高速光电接口模块设计

首先介绍了低压差分信号、光纤传输的一般原理,然后提出了一种基于FPGA的多通道高速光电接口模块设计方法,从模块的原理设计、印制板设计、FPGA设计等多个方面进行了分析。最后对基于FPGA的高速串行数据接口进行了测试验证。     

高速串行通道的信号完整性问题分析

高速串行通道是高速串行信号从发送端到接收端所经过的整个互连路径。随着数据速率的不断上升,高速串行通道的信号完整性问题变得越来越严重。通过分析造成高速串行通道信号完整性问题的主要成因,指出过快的上升时间是高速串行互连系统信号完整性问题的根源。对比分析损耗、反射、串扰对高速信号和低速信号的不同影响。给出高速串行通道信号完整性问题的新分析方法:眼图分析、抖动分析、码间干扰(ISI)分析。     

USB设备控制器IP核设计与FPGA验证

主要研究USB设备控制器IP核的实现方法。介绍了USB系统体系结构,划分USB设备控制器模块,着重介绍了高速检测和枚举过程,最后用Verilog硬件描述语言实现了USB设备控制器IP核的设计,并用FPGA进行了验证。验证结果表明,该IP核能实现USB设备和主机间的正常通信。     

Virtex5 FPGA GTP_DUAL硬核两个收发器独立使用的实现

在Xilinx的Virtex5系列FPGA中,基于高速串行通信技术的GTP_DUAL硬核包含了两个收发器,而Xilinx提供的Aurora IP软核代码如果只例化一个通道,将占用整个硬核资源,造成另外一个通道不能再被使用,致使FPGA资源利用率降低。通过对Aurora IP软核代码分析,在GTP封装代码中对未使用的通道添加和修改相应信号,并追加时钟模块、发送模块和接收模块等,实现了一个GTP_DUAL中两个收发器的独立使用,从而提高了FPGA资源利用率,降低了开发成本。该方案已在某重大军工项目中得到了应用。     

软件/开发工具

正新型验证工具推进FPGA和SoC中高速串行收发器的评估JNEye链路分析工具提供了验证和电路板级全套设计工具。JNEye支持设计人员迅速方便的评估高速Altera FPGA和SoC中的高速串行链路性能。该工具结合了统计链路仿真器的速度优势和时域波形仿真器的精度优势,是一种新的混合行为仿真方法。JNEye工具经过优化,支持Altera 10代系列产品,为用户提供了评估Altera下一代FPGA和SoC收发器链路性能的平台。     

基于FPGA的高速串行通信接口研究

针对主从式结构的高速串行通信需求,设计一种基于现场可编程逻辑阵列(FPGA)的高速串行通信接口方案,由FPGA实现双缓冲先进先出(FIFO)存储器及多通道异步收发器(UART)的扩展等通信接口功能,根据主从控制器间的通信协议完成串行通信软件设计,由ARM控制UART在3.125Mbps波特率下稳定工作,满足了主从控制器之间的高速串行通信要求。     

TD-LTE中基于GTX的数据交互的设计

基于对TD-LTE射频一致性测试仪中FPGA与FPGA之间高速串行数据通信技术的研究,设计了一种基于FPGA的GTX收发器的高速数据传输方案并采用XINLINX公司的VIRTEX-6 GTX实现。主要阐述了用于解决高速数据交互问题的GTX基本原理和实现过程。经过仿真、综合、板级验证、调试等工作,该设计方案实现了数据的正确传输并已应用于TD-LTE射频一致性测试系统的开发中。     

Altera发布嵌入式收发器全新FPGA，实现更佳信号完整性

针对更佳信号完整性设计，Altera公司发布第三代带有嵌入式串行收发器的FPGA StratixⅡGX，为日益增长的高速串行收发器应用和协议提供完整的可编程解决方案。Altera公司介绍说，该产品收发器模块全面支持多种广泛应用的协议，包括PCI Express、串行数据接口（SDI）、XAUI、SONET、千兆以太网、SerialLiteⅡ、Serial RapidIO和通用电气接口6Gbps长距离和短距离（CEI-6G-LR／SR）等，节省了宝贵的逻辑资源，简化了协议支持。此外，设计人员利用Altera完整的系统解决方案（包括知识产权（IP）、系统模型、参考设计、信号完整性工具和支持附件等），可迅速高效的完成设计。     

LVDS在仿人灵巧手高速串行中的应用

在仿人灵巧手与PC机之间的串行通信系统中使用LVDS技术可使通信速率和工作距离大大增加。本文通过一个具体应用环境介绍了利用TI公司的SN65LVDM176半双工LVDS芯片和Altera公司的FPGA实现PPSeCo(PointtoPointHighSpeedSerialCommunication)高速串行通信系统的方法,并将其应用到仿人灵巧手系统中,取得了良好的效果。     

高速数据传输面面观

串行接口采用差分技术，比传统的并行接口使用的线数更少，因此接口的体积更小、同时传输的距离更长．同时还具有低功耗和低噪声等优点，所以现今的电子产业中．高速数据传输几乎是高速串行技术的天下。高速串行连接广泛应用于计算机、通信和消费电子等快速增长市场中，从高端服务器、工作站到个人电脑以及各种外设和附件产品，从有线，无线和网络通信系统到各种通信终端，从大屏幕电视到机顶盒和便携电子产品，都离不开各种连接、转换、信号调节和频率控制产品。     

$20在中国代理Snowbush PCIe和SATAIP产品销售

S2C近日宣布计划在中国销售GennumCorporation公司的SnowbushIP。GennumSnowbushIPGroup，是一家高速串行接口IP（知识产权）供应商，致力于为目前要求最高的高速串行通信协议和应用提供业内最稳定的、广泛应用的和经过产品测试的IP核系列产品。从2007年起，S2C已开始在中国销售IP产品，上海、北京和深圳均设有销售办事处和提供应用技术支持。     

AT24系列存储器数据串并转换接口的IP核设计

AT24系列EEPROM芯片是基于I^2C（Inter-Integrated Circuit）总线协议而设计的。该存储器与微处理器通信，需要把串行数据转换成并行数据，或把并行数据转换成串行数据后，通信过程才能进行。介绍和VHDL语言设计该存储器数据串并转换接口的IP核，从而通过硬件（FPGA或其他可编程芯片）实现AT24系列存储器与8位微处理器之间的并行通信。     

基于PXIE总线的高速CCD数字图像采集系统设计

为实现高速电容耦合器件（CCD）数字图像采集传榆,提出一种基于PXIE总线和CameraLink协议的高速图像采集系统设计方案。设计了CameraLink硬件接口电路,实现了视频数据信号的接口设计、控制信号的接12设计、串行通信信号接口设计;同时采用Xilinx公司的Virtex-5LX50T型FPGA作为PXIE传输控制器,并对IP核进行了开发,减少了外围电路设计难度。创新性地运用直接内存访问的工作方式对PXIE传输速度进行优化。实验结果表明,PXIE配置为8通道时,读取数据速率达到1504MB／s,写入速率达到了1490MB／s,可以满足高速CCD数据的传输要求。     

具有预加重作用的１０ Ｇｂｐｓ发送端设计

针对10Gbps高速SerDes发送端信号完整性问题，本文对关键模块进行优化设计，包括高速串行器、前馈均衡电路(Feed-Forward Equalizer, FFE)、电流数模转换器(Current Digital Analog Converter, IDAC)控制电路等。为降低时钟性能的要求，对传统电流模逻辑(Current Mode Logic, CML)串行器进行改进，通过调整时钟占空比的方法，设计四分之一速率的串行器，并依次更替控制输入数据的等相位差时钟，可以得到FFE所需的多路延迟数据。为了均衡由于信道的各种非理想因素产生的信号频率上的衰减，采用IDAC控制抽头系数的三抽头前馈均衡器对线路衰减进行均衡，提出使用MATLAB对信道衰减进行建模，并以此来设计滤波器的方法，快速简便确定抽头系数，将抽头系数映射到IDAC的不同控制位从而获得针对不同信道衰减的FFE。最终，设计基于TSMC 28nm CMOS工艺实现。仿真结果显示数据传输达10Gbps时高速串行器逻辑正常，数据眼图良好，输出抖动在0.09UI，满足高速背板通信电路的标准。     

基于FPGA的多串口模块的设计和实现

UART（通用异步接收发送设备）是一种广泛应用于短距离、低速通信的串行传输接口。由于常用的UART芯片比较复杂且移植性差。文中提出了一种采用FPGA可编程门阵列器件实现8个UART的模块化设计方法。该方法首先依据系统组成来设计UART接口模块和MCU接口模块，设计中将8个UART接口和MCU接口先集成到FPGA上；其次用微处理器（MCU）对FPGA内每个UART进行控制，并通过FPGA和MCU实现多串口动态扩展（扩展到八个串口）的全双工通信。该通信方式完全遵守RS232协议，具有较强的通用性和推广价值。