一款专用可编程语音压缩芯片的设计

基于SELP算法模型原理,设计了一款高质量多速率语音专用处理器芯片。芯片使用可重构体系结构和超长指令字系统设计方法,将复杂度高的子程序进行优化,能够显著提高指令并行度。仿真结果表明,在该芯片上实现语音压缩编码算法,执行效率高于相同工艺水平的通用DSP,并保持原有编码质量。该处理器能够实现多种类型的语音压缩算法,可以达到对语音算法的高保密性、低复杂度和易开发性。     

嵌入式超长指令语音压缩处理器的VLSI实现

介绍了一款语音压缩专用处理器的设计思路，使用嵌入式FLASH超长指令字系统有效的提高了芯片的处理能力，同时将增强型算术逻辑单元、乘法器、乘累加器结合在一起，在改进的哈佛体系结构上实现了微控制器与DSP的单核设计。使用存储器操作指示寄存器、分层寄存器组，能够简化子程序调用方式。该微处理器采用0．25μm CMOS工艺实现，芯片面积为25mm^2。仿真结果表明，在20MHz工作频率下，芯片处理能力与50MIPS的通用DSP相当，同时能够保持原有编码质量。该处理器能够实现多种类型的语音压缩算法，可以达到对语音算法的高保密性、低复杂度、易开发性。     

一种支持Superscalar-VLIW混合架构处理器的混合分支预测设计

描述在一款支持超标量与超长指令字结构的混合架构数字信号处理器上设计的分支预测结构。为控制硬件复杂度并充分提高预测准确度,设计双峰预测器与PAp预测器混合型预测结构,充分发挥两种预测器的优点。在设计完成的处理器上,运行标准DSPstone程序。实验结果表明,添加分支预测结构使得处理器性能平均提升23%,并且混合型预测结构相比单一预测结构在准确度方面优势明显。     

一款可编程语音处理器的设计与应用

提出了一种基于模糊神经网络的数据挖掘算法,把模糊理论和神经网络结合起来构造、训练模糊神经网络,弥补了神经网络结构复杂、网络训练时间长、结果表示不易理解等不足.经过模糊神经网络的建立和训练达到精度要求,实现了运用模糊神经网络方法从数据库中提取知识的目标.     

论ASIC与FPGA之争

论述现场可编程门阵列(FPGA)产品的发展情况和对于专用集成电路(ASIC)的影响。介绍了目前国际上对FPGA和ASIC的竞争问题的讨论,同时对ASIC和FPGA进行了简单的比较,并对FPGA的新的应用领域作了介绍。最后提出发展我国FPGA产业的建议。     

显式并行资源计算结构及其编译优化

提出并分析了一种新的基于超长指令字(VLIW)思想的微处理器模型,该模型提供了体系结构可见的处理器内部结果寄存器和数据通路,允许优化编译器进行直接的控制和调度,并依赖编译器保证操作之间的依赖关系,以简化硬件设计并获得更高的时钟频率.基于该目标模型,构造了一个完整的优化编译和模拟环境,提出、分析并实现了相应的软件旁路优化以及集成式的资源分配与指令调度算法.     

面向Superscalar与VLIW混合架构处理器的调试器设计

描述基于GDB的支持超标量(Superscalar)和超长指令字(VLIW)双模式混合架构的调试器设计。该调试器设计分为代理调试端和客户端两部分,代理调试端实现基于RSP协议的基本调试代理功能,客户端实现目标处理器的添加,调试器初始化,寄存器数据、操作码等的处理。测试结果表明调试器实现了远程调试,查看、修改寄存器及内存值,添加、删除断点,反汇编,查看栈信息及单步等程序调试功能。     

一种面向VLIW指令压缩的寄存器分配算法

针对VLIW结构的指令压缩方法，通过对编译中间代码的深入分析和总结，提出一种改进的寄存器分配算法，该算法在线性扫描的基础上，对寄存器的选择添加约束条件，应用该算法能够使得目标代码中寄存器的编号尽量靠近，从而达到更好的压缩效果。     

数字语音处理器D6305A的开发与应用

介绍了数字语音处理器Ｄ６３０５Ａ的内部结构、控制方式及相关芯片的使用方法，并例举了用ＭＣＳ－５１单片机作系统ＨＯＳＴ，在全数字电话应答机方面硬件、软件的简单实现方法和应用。     

基于DSP的嵌入式语音识别系统的实现

设计并实现了一种嵌入式语音识别系统。硬件核心处理器是ADSP2181,语音接口芯片为AD1847。软件模块包括语音端点检测、MFCC求取、动态时间弯折算法、识别结果判定、模板训练等。系统使用定点DSP实现了浮点DSP运算,提高了运算的精度,扩大了信号处理的动态范围。实验结果表明,该系统对孤立词特定人的识别率为98％。它可用于声控玩具、智能家电等,具有较大的市场应用价值。     

一种基于VLIW结构的高性能变长指令发射机制

指令压缩技术能够克服传统超长指令字(very long instruction word,VLIW)结构的指令高速缓冲(cache)中长指令字密度低的缺陷,使长指令字中的各条指令能紧密地排列在高速缓冲行(cache line)中,但可能导致长指令字分置于两个cache line,使其不能同时参与取指与发射,从而成为处理器的性能瓶颈.受到分置cache line的影响,传统提升循环效率的软件流水方法性能下降.高性能变长指令发射窗的机制能够解决分离指令字带来的取指发射问题,为取指流水线提供高效连续的指令流,特别地,该机制缓存循环的一次迭代,硬件支持循环的软件流水,有效地增强VLIW结构的数字信号处理器(digital signal processor,DSP)的性能.通过搭建时钟精确的处理器仿真模型,并基于DSP/IMG库上进行仿真,结果显示,采用两级指令发射窗机制,平均性能提高约21.89％.     

一种面向数字信号处理的嵌入式处理器体系结构设计

针对数字信号处理在嵌入式领域中的广泛应用，并基于数字信号处理程序的特征，本文提出了一种专门面向嵌入式应用中数字信号处理的处理器体系结构。该体系结构的设计建立在传输触发体系结构的基础上，并加入了针对sin／cos求值的特殊功能单元对性能进行加速。测试结果表明，这种体系结构对数字信号处理核心程序的运行具有极高的性
性能，并且具有硬件结构简单、易于开发的特征。