印制电路板测试方法上的重大转变

今天的印制电路板检测领域，正发生着从组合测试系统向新的生产工艺测试系统的重大转变，为更准确，更方便地进行测试提供了可能。     

SW233 PIN驱动器自动测试系统的研制

介绍了一种集成电路自动测试系统，该系统采用计算机并口作通信接口，用VB6编程，实现了对外围测试电路的控制，用IEEE-488接口卡控制测试仪器，可对SW233电路的36个参数进行自动测试，并将测试结果自动保存在数据库中。该测试系统具有自动化程度高、操作方便、测试结果精确等特点。     

微型计算机在瞬态电波波形测试中的应用

介绍了微型计算机在对瞬态电波波形进行自动采集，存贮，处理及显示中的应用，且提出了一种典型的测试系统的总体方案及其硬，软件设计，该系统具有良好的人机界面，操作方便灵活，测试的准确度，可靠性较高。     

板载FPGA芯片的边界扫描测试设计

边界扫描技术是标准化的可测试性设计技术，它提供了埘电路板上器件的功能、互连及相互问影响进行测试的一类方法，极大地方便了对于复杂电路的测试。文中针对某设备分机具体的待测电路，遵循IEEE1149.1标准，结合FPGA芯片的BSDL文件进行边界扫描测试设计，理解和掌握其设计原理、数据结构，并实现板级测试与ATE的接口。     

雷达发射机的稳定性

雷达系统中地杂波地消性能的限制因素，就雷达本身而言是系统的稳定性，而系统稳定性中，最难以检查和测试的则是发射机的稳定性。本文就此问题介绍了两种方法，它们可以方便地发射机的稳定性进行检查和测试。     

Simi—100数字集成电路多值逻辑测试仪

Simi-100数字集成电路多值逻辑测试仪，是聚星电子技术研究所通过总结国外同类产品的优点，本着实用、方便、测试精简的宗旨，面向国内外市场推出的数字IC参数测试仪（并且在不断地完善之中）。该仪器特别适合，整机生产厂商及其它IC应用厂家的器件级进厂测试。目前，对中小规模数字IC进行简单的逻辑功能测试，已不能满足IC用户的测试需求。     

阶梯波导TE01^d-TE0n^d模式变换器的设计与测试

介绍了一种设计简单、加工方便的TE01^d-TE0n^d模式变换器的设计计算方法，实际制作了TE01^d模到TE02^d，TE03^d，TE04^d模的三种变换器并进行了测试，测试结果表明，这种变换器实用可行，可以在微波工程领域实际应用。     

汽车车灯配光性能在线检测系统的研究

介绍一种能够对车灯光度、色度性能同时进行在线测试的计量仪器。它操作方便，精度较高，符合国标对车灯配光性能检测的要求。     

频谱分析仪常见问题的分析与处理

频谱分析仪是开展日常无线电监测与无线电管理的重要设备之一。它体积小、功能强大，可以方便地对无线电波进行监测、分析，对无线电发射设备的性能进行测试，现已广泛地应用于无线电监测与检测工作。     

LD参数连续测试系统研究

本文介绍了一种新型半导体激光二极管（LD）参数连续测试系统，它采用了高精度的数据采集技术、超强的数据处理技术及精密机械定位技术，可对LD的P－I和V－I曲线及相关参数进行连续测试、显示、存储、管理和打印，测量速度快，测量精度高，操作方便。     

3D NoC测试规划研究与实现

针对3D NoC资源内核的测试,采用NoC重用测试访问机制和XYZ路由方式,建立功耗模型,并通过云进化算法将IP核的测试数据划分到各TAM上进行并行测试,从而降低了测试时间。实验以ITC 02标准电路作为测试对象,其结果表明,文中方法可以有效地减少测试时间,提高了测试效率。     

基于Quartet测试系统的高速DAC芯片测试

介绍了通用DAC芯片的主要测量参数及其测试方法。并以12-bit高速DAC芯片ISL5861为例,利用Credence公司的数模混合信号测试系统Quartet实现对高速数模转换芯片进行测试。     

有源多波束天线方向图测试方法研究

论述了利用高精度三轴天线测试转台,测试有源多波束天线立体方向图的方法。简述了天线立体方向图的测量程序。给出了用二维坐标表示多波束立体方向图的方法,并简述了利用MATLAB软件对测试数据进行处理获得多波束天线立体方向图的方法,对方向图测试误差进行了分析。最后,给出了某工程有源多波束天线方向图的测试结果。实践证明:该方法是切实可行的。     

3D电视双眼串扰测试方法

针对3D电视双眼串扰测试中存在的问题,提出屏幕多点光色度探测方案及数据分析方案。对全画面3D电视双眼串扰测试进行研究,提出基于多点测量的3D电视双眼串扰测试方法,增强画面捕捉能力,提高串扰的测试精度和速度。通过测试与分析,证明了所提的测试方案可以定量描述3D电视的双眼串扰程度。     

3D芯片绑定中测试绑定次序对成本的影响

针对3D SICs（3D Stacked Integrated Circuits,三维堆叠集成电路）在多次绑定影响下的成本估算问题,现有的方法忽略了实际中经常发生的丢弃成本,从而使得理论的测试技术不能很好的应用于实际生产.本文根据绑定中测试的特点,提出了一种协同考虑绑定成功率与丢弃成本的3D SICs理论总成本模型.基于该模型,提出了一种3D SICs最优绑定次序的搜索算法.最后,进一步提出了减少绑定中测试次数的方法,实现了"多次绑定、一次测试",改进了传统绑定中测试"一绑一测"的方式.实验结果表明,本文提出的成本模型更贴近于实际生产现状,最优绑定次序、最优绑定中测试次数可以更加有效指导3D芯片的制造.     

3610电路测试技术研究

本文要介绍频率和时钟的LCD驱动电路的测试方法。这些测试是ETS770测试系统上完成。测试了电路的功能及直流参数。     

MIL-STD-461F中拉杆天线试验布置变化对测量结果的影响

给出 MIL-STD-461F 中拉杆天线试验布置的变化,然后选取有代表性的4个样品进行试验来分析拉杆天线试验布置的变化对测量结果的影响。测量结果表明,在大约5 MHz 以上频段的多个频点,依据 F 版的测量布置得到的测量结果明显小于依据 D 版和 E 版的测量布置得到的结果。而对于5MHz 以下的频段,在某些频点上,依据 F 版的测量布置得到的测量结果明显大于依据 D 版和 E 版的测量布置得到的结果。     

Linearity Testing of A/D Converters Using Selective Code Measurement

Measurement of integral non-linearity (INL) and differential non-linearity (DNL) of an A/D converter using the histogram method incurs large test time. This test time can be a significant percentage of the total test time, especially for high resolution and low sampling-speed A/D converters. This paper describes a test methodology for measuring the INL and DNL specifications of A/D converters by measuring a subset of the total set of code widths. This methodology is based on the fact that manufacturing variations in the electronic components of an A/D converter affect specific sets of codes in a similar manner. The proposed methodology measures code width parameters across such different sets of codes and estimates the A/D converter transfer function from the resulting information. A novel test generation methodology is presented for measuring the relevant code widths using a piecewise linear ramp that is designed to extract test information accurately from test data in minimal test time. The test procedure has been applied to different A/D converters and test time reduction of more than 75% has been achieved.

采用模数转换技术提高脉冲激光测距的测时精度

针对脉冲激光测距中计数量化误差影响测时精度的问题,本文提出了采用模数转换技术提高测时精度的方法,并进行了可行性与精度分析,理论与实践结果均表明,该方法易于实现,能够容易地将计数量化误差减少若干个数量级。     

Scheduling Tests for 3D Stacked Chips under Power Constraints

This paper addresses Test Application Time (TAT) reduction under power constraints for core-based 3D Stacked ICs (SICs) connected by Through Silicon Vias (TSVs). Unlike non-stacked chips, where the test flow is well defined by applying the same test schedule both at wafer sort and at package test, the test flow for 3D TSV-SICs is yet undefined. In this paper we present a cost model to find the optimal test flow. For the optimal test flow, we propose test scheduling algorithms that take the particulars of 3D TSV-SICs into account. A key challenge in testing 3D TSV-SICs is to reduce the TAT by co-optimizing the wafer sort and the package test while meeting power constraints. We consider a system of chips with cores that are accessed through an on-chip JTAG infrastructure and propose a test scheduling approach to reduce TAT while considering resource conflicts and meeting the power constraints. Depending on the test schedule, the JTAG interconnect lines that are required can be shared to test several cores. This is taken into account in experiments with an implementation of the proposed scheduling approach. The results show significant savings in TAT.