SOI SRAM灵敏放大器中动态体放电技术研究

在SOI SRAM锁存器型灵敏放大器中,设计了一对小的下拉管,用来动态地释放交叉耦合反相器中N管上的体电荷。这种动态体放电的方法有效地解决了部分耗尽SOI CMOS器件体电位不匹配的问题,得到了可重复性低阈值电压,提高了SRAM的读取速度。     

基于SOI-SONOS存储器的高速辐照加固灵敏放大器设计

总剂量辐照下,存储单元和MOS管阈值电压均会发生漂移,引起灵敏放大器性能退化.基于0.6μm SOI工艺,设计了一种用于SONOS EEPROM存储器中的高速、辐照加固的新型灵敏放大器.该电路中采样反相器和参考支路采用电路补偿技术,以达到抗辐照效果.双支路预充技术用于提高读取速度.仿真结果表明灵敏放大器中采样反相器噪声容限,以及参考电流基本不受辐照引起的阈值电压漂移的影响.此外,辐照后新型灵敏放大器电路延迟时间仅为9.16ns,与传统单支路预充结构相比,延迟时间缩短27%.     

CMOS/SOI64Kb静态随机存储器

对一种 CMOS/ SOI6 4Kb静态随机存储器进行了研究 ,其电路采用 8K× 8的并行结构体系 .为了提高电路的速度 ,采用地址转换监控 ( Address- Translate- Detector,ATD)、两级字线 ( Double- Word- L ine,DWL)和新型的两级灵敏放大等技术 ,电路存取时间仅 40 ns;同时 ,重点研究了 SOI静电泄放 ( Electrostatic- Discharge,ESD)保护电路和一种改进的灵敏放大器 ,设计出一套全新 ESD电路 ,其抗静电能力高达 42 0 0— 45 0 0 V.SOI6 4KbCMOS静态存储器采用 1.2 μm SOI CMOS抗辐照工艺技术 ,芯片尺寸为 7.8m m× 7.2 4mm     

CMOS/SOI 64Kb静态随机存储器

对一种CMOS/SOI 64Kb静态随机存储器进行了研究,其电路采用8K×8的并行结构体系．为了提高电路的速度,采用地址转换监控(Address-Translate-Detector,ATD)、两级字线(Double-Word-Line,DWL)和新型的两级灵敏放大等技术,电路存取时间仅40ns;同时,重点研究了SOI静电泄放(Electrostatic-Discharge,ESD)保护电路和一种改进的灵敏放大器,设计出一套全新ESD电路,其抗静电能力高达4200—4500V．SOI 64Kb CMOS静态存储器采用1.2μm SOI CMOS抗辐照工艺技术,芯片尺寸为7.8mm×7.24mm．     

用于非制冷红外探测器片上存储器的低延迟灵敏放大器设计北大核心CSCD

针对非制冷红外探测器片上存储器的高速数据读出,设计了一种用于非制冷红外探测器片上存储器的低延迟灵敏放大器。随着非制冷红外探测器像素阵列的不断加大,对非制冷红外探测器片上存储器的要求也更高,需要一个更高速的存储器进行红外探测器内部数据存储。通过降低灵敏放大器延迟时间是提高数据传输速度的一种可靠方法。本文对传统交叉耦合结构灵敏放大器进行改进,与传统交叉耦合结构灵敏放大器相比,增加了完全互补型的第二级交叉放大电路,并采用NMOS组成的中间阶段进行两级运放的耦合。改进后的新型灵敏放大器能快速有效地放大位线上电压差,同时改善灵敏度低的问题。本论文设计的灵敏放大器采用TSMC 65 nm工艺,在工作电压为5 V、位线电压差为100 mV条件下,仿真结果表明:数据读出延迟仅为25.19 ps,与交叉耦合式灵敏放大器相比,读出延迟降低了37.07%。同时,在全工艺角仿真条件下,环境温度为-45—125℃,新型灵敏放大器延迟仿真最大值仅为39 ps,最小值为17.1 ps。     

一个实用的部分耗尽SOI器件体接触仿真模型

文章描述了PD SOI器件的体接触失效过程,介绍了一种PD SOI器件一级近似体接触电阻计算方法;提出了一种实用的体接触电阻及其版图寄生参数的模型化方法.最后,应用体接触模型,设计了一个应用于0.8 μm PD SOI 128k SRAM的灵敏放大器,给出了仿真结果.     

高速SOI MOS器件及环振电路的研制

采用SOI/CMOS工艺成功地研制出沟道长度为0.8μm的SOI器件和环振电路,在5V和3V电源电压时51级环振的单门延迟时间分别为82ps和281ps,速度明显高于相应的体硅电路.由于采用硅岛边缘注入技术,寄生边缘管得到较好的抑制.对沟道宽度对SOI器件特性的影响进行了讨论.实验表明SOI器件是高速和低压低功耗电路的理想选择.     

SOI动态阈值MOS器件结构改进

传统SOI DTMOS器件固有的较大体电阻和体电容严重影响电路的速度特性,这也是阻碍SOI DTMOS器件应用于大规模集成电路的最主要原因之一.有人提出通过增大硅膜厚度的方法减小器件体电阻,但随之而来的寄生体电容的增大严重退化了器件特性.为了解决这个问题,提出了一种SOI DTMOS新结构,该器件可以分别优化结深和硅膜的厚度,从而获得较小的寄生电容和体电阻.同时,考虑到沟道宽度对体电阻的影响,将该结构进一步优化,形成侧向栅-体连接的器件结构.ISE-TCAD器件模拟结果表明,较之传统SOI DTMOS器件,该结构的本征延时和电路延时具有明显优势.     

射频SOI LDMOS功率放大器设计与仿真

简介了改进的绝缘层上硅横向扩散金属氧化物一半导体(SOI LDMOS)电路模型.根据改进的SOI LDMOS电路模型,采用射频仿真软件进行了射频功率放大器的设计与仿真.该射频功率放大器采用两级放大结构,采用了S参数设计方法和负载牵引方法设计.结果表明放大器的增益达到15 dB,输出功率达到25 dBm,功率附加效率大于40%.     

基于MOSFET漏电流温度特性的室温红外探测器

基于MOSFET的漏电流温度特性，提出了一种可与CMOS工艺兼容的新型室温红外探测器。它采用在SOI衬底上实现的MOSFET作为探测红外灵敏元，在MOSFET的钝化层上制作可提高红外吸收率的光学谐振腔，并利用硅微机械加工技术将SOI的隐埋氧化层悬空，形成热绝缘微桥结构。MOSFET在担当探测红外辐射灵敏元的同时，又作为放大处理电路的一部分，简化了电路。分析表明，探测器的探测率可高达10^9-10^10cmHz^1/2W^-1.     

Design issues and insights for low-voltage high-density SOI DRAM

A physics-based study of floating-body effects on the operation of SOI DRAM is described. The study, which is based on device and circuit simulations using a physical SOI MOSFET model calibrated to an actual partially-depleted (PD) SOI DRAM technology, addresses the performance of the peripheral circuitry, e.g., the sense amplifier, as well as the dynamic retention of the data storage cell. Design insight for low-voltage high-density SOI DRAM is attained. Double cell design is shown to yield a dynamic retention time long enough for gigabit memories, and crude body-source ties for nMOS, with pMOS bodies floating, are shown to effectively suppress instabilities in the sense amplifier     

基于全耗尽技术的SOI CMOS集成电路研究

介绍了电路的工作原理,对主要的延迟和选通控制单元及整体电路进行了模拟仿真,证明电路逻辑功能达到设计要求。根据电路的性能特点,采用绝缘体上硅结构,选用薄膜全耗尽SOICMOS工艺进行试制。测试结果表明：与同类体硅电路相比,工作频率提高三倍,静态功耗仅为体硅电路的10％,且电路的101级环振总延迟时问也仅为体硅电路的20％,实现了电路对高速低功耗的要求。     

Comparison of GaAs grown on standard Si (511) and compliant SOI (511)

Gallium arsenide (GaAs) films were grown by molecular beam epitaxy (MBE) on a (511) silicon substrate and a compliant (511) silicon-on-insulator (SOI) substrate. The top silicon layer of the compliant (511) SOI was thinned to ～1000 Å. The five inch diameter SOI wafer was created by wafer bonding. The GaAs (004) x-ray diffraction (XRD) reflection showed a 25% reduction in the full width half maximum (FWHM) for GaAs on a compliant (511) SOI as compared to GaAs on a silicon substrate. Cross section transmission electron microscopy (XTEM) clearly indicates a different dislocation structure for the two substrates. The threading dislocation density is reduced by at least an order of magnitude in the compliant (511) SOI as compared to the (511) silicon. XTEM found dislocations and damage was generated in the top silicon layer of the compliant SOI substrate after GaAs growth.     

部分耗尽SOI MOSFETs中沟道的非对称掺杂效应

利用二维模拟软件对部分耗尽SoI器件中的非对称掺杂沟道效应进行了模拟.详细地研究了该结构器件的电学性能,如输出特性,击穿特性.通过本文模拟发现部分耗尽SOI非对称掺杂沟道相比传统的部分耗尽SOI,能抑制浮体效应,改善器件的击穿特性.同时跟已有的全耗尽SOI非对称掺杂器件相比,部分耗尽器件性能随参数变化,在工业应用上具有可预见性和可操作性.因为全耗尽器件具有非常薄的硅膜,而这将引起如前栅极跟背栅极的耦合效应和热电子退化等寄生效应.     

部分耗尽SOI MOSFETs中沟道的非对称掺杂效应

利用二维模拟软件对部分耗尽SoI器件中的非对称掺杂沟道效应进行了模拟.详细地研究了该结构器件的电学性能,如输出特性,击穿特性.通过本文模拟发现部分耗尽SOI非对称掺杂沟道相比传统的部分耗尽SOI,能抑制浮体效应,改善器件的击穿特性.同时跟已有的全耗尽SOI非对称掺杂器件相比,部分耗尽器件性能随参数变化,在工业应用上具有可预见性和可操作性.因为全耗尽器件具有非常薄的硅膜,而这将引起如前栅极跟背栅极的耦合效应和热电子退化等寄生效应.     

Crystallographic defects in thermally oxidized wafer bonded silicon on insulator (SOI) substrates

The crystalline quality of wafer bonded (WB) silicon on insulator (SOI) structures thermal treated in dry oxygen ambients has been investigated by means of transmission electron microscopy and defect etching. The main crystallographic defects present in the SOI layers are dislocations, amorphous precipitates, and oxidation induced stacking faults (OISF). The evolution of the OISFs with time and temperature has also been investigated. The main feature observed is that the OISF in WB SOI structures undergo a retrogrowth process at temperatures around T = 1195°C for times of t = 2h. This result is very similar to that recently reported for oxygen implanted SOI (SIMOX) but considerably different from that observed in bulk silicon. The experimental data fits nicely a model recently proposed for the retrogrowth of OISF in thin SOI layers. This model considers that the self-interstitial supersaturation is considerably reduced compared to bulk silicon due to the relative fast point defect recombination inside the top silicon layer.     

A Resilient and Power-Efficient Automatic-Power-Down Sense Amplifier for SRAM Design

A conventional latch-type sense amplifier in a static random access memory (SRAM) could trigger sensing failure under severe process variation. On the other hand, a traditional current-mirror sense amplifier could consume too much power. To strike a good balance, this paper presents an automatic-power-down (APD) sense amplifier, which can avoid sensing failure while keeping the power dissipation low. In this scheme, the operation window of the sense amplifier is adaptive to the real silicon speed of its associated column through Schmitt–Trigger-based dual-$V _{rm HL}$ APD circuitry. A 64-kb SRAM design using the proposed technique in a 22-nm predictive technology model demonstrates that a power savings of 28%–87% over the traditional current-mirror sense amplifier is achievable.