“龙腾R2”微处理器流水线的设计及优化

32位RISC微处理器“龙腾R2”是西北工业大学航空微电子中心2005年设计的一款自主知识产权的嵌入式微处理器。采用PowerPC体系结构，六级流水线，具有独立的数据Cache和指令Cache。文章介绍“龙腾R2”处理器流水线的设计思想以及优化方案。重点介绍流水线中相关的解决方案、精确异常的实现以及流水线中指令预取级的设计与实现等。     

"龙腾(R)R2"微处理器流水线的设计及优化

32位RISC微处理器"龙腾(R)R2"是西北工业大学航空微电子中心2005年设计的一敖自主知识产权的嵌入式微处理器,采用PowerPC体系结构,六级流水线,具有独立的数据Cache和指令Cache.文章介绍"龙腾(R)R2"处理器流水线的设计思想以及优化方案,重点介绍流水线中相关的解决方案、精确异常的实现以及流水线中指令预取级的设计与实现等.     

一种基于流水线的指令Cache优化设计

在现代微处理器的设计中．Cache是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令Cache的体系结构．着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计．仿真结果表明得到了预期的效果。     

32位CISC微处理器流水线的设计

介绍一款全正向自主设计的32位CISC结构微处理器龙腾C2中的流水线设计．该处理器与Intel486DX4指令集兼容。针对CISC结构微处理器流水线设计的难点,采用了微指令流水执行等技术．设计了龙腾C2的7级流水线结构。分析了影响流水线正常执行的各种因素,设计了流水线相关处理机制和精确中断实现机制．实现了一个具有较高性能的CISC微处理器的流水线。仿真和综合的结果表明。该流水线的设计满足龙腾C2微处理器的功能和性能要求。     

多处理机系统中数据Cache的一种优化设计

目前Cache仍是高性能处理器解决CPU和存储器速度差异问题的有效措施之一。本文简要介绍了一种支持多机系统的32位RISC微处理器“龙腾”R2存储单元的体系结构，着重讨论了数据Cache的优化设计。包括为保证支持存储一致性的MEI协议的实现。仿真综合证明。该设计满足处理器的要求。     

32位RISC微处理器"龙腾R2"浮点流水线的设计和实现

文章介绍了32位RISC微处理器“龙腾R2”浮点处理单元的体系结构和设计，重点讨论了乱序执行、乱序、结束的高性能浮点流水线设计。为了实现流水线中的精确中断响应，本文采用了一种基于操作数指数和操作类型的浮点异常预测的方法．根据预测结果决定流水线的发射策略。基于0．18μm标准单元综合的结果表明：采用该方法实现的浮点处理流水线．与顺序控制和基于Tomasub算法实现的浮点处理单元相比，整个FPU在付出较少硬件面积的情况下得到了理想的效果．满足功能和时序要求。     

支持IA-32保护模式的存储管理单元的设计与实现

研究支持IA-32保护模式的存储管理单元的设计，并在龙腾C2微处理器中实现了该存储管理单元。分析了段页式存储管理单元的地址变化机制和IA-32保护模式下的存储保护机制，详细讨论了存储管理单元的分段单元和分页单元的设计。以及存储管理单元在流水线中的控制机制，并就存储管理单元的关键路径进行了结构优化。仿真验证和综合的结果表明．该存储管理单元的设计满足龙腾C2微处理器的功能和性能要求。     

一种采用3级指令流水线的51内核设计

流水线技术是提高系统带宽的一项强大的实现技术,并且不需要大量附加的硬件设置.在微处理器设计中采用流水线技术是提高微处理器性能的一种很有效的方法.本文主要介绍了自行设计的一种采用3级指令流水线的51内核的设计和实现.内容包括：3级指令流水线的划分以及相应的系统结构框架,51指令集中各种类型指令的执行情况,间接寻址功能的实现方法,流水线数据相关问题的解决方案,最后讨论设计的FPGA实现.     

一种高性能的嵌入式微处理器:银河TS-1

银河TS-1嵌入式微处理器是国防科学技术大学计算机学院设计的32位嵌入式微处理器,完全正向设计,具有自主版权.在体系结构上采用RISC内核,六级流水线,具有独立的数据Cache和指令Cache.特别的,TS-1具有两个取指部件的动态指令调度机制,拥有面向嵌入式应用的向量处理机制,采用基于内容复制/交换的寄存器窗口技术的中断处理机制,支持WISHBONE IP核互连接口规范,具有良好的扩展性.本文主要介绍TS-1的RISC核心设计思想和关键实现技术,最后给出性能评测结果.TS-1设计已经在Altera的FPGA EP20K400EBC上面得到了验证,主频可以达到36.7MHz.     

一种并行指令Cache的设计与实现

为提高通用微处理器的执行效率,研究了高性能指令Cache的体系结构和设计方法。设计了高速并行指令Cache的系统架构,将Cache体访问与线形地址到物理地址的地址转换并行操作,成功实现一个时钟周期内完成地址转换和指令读出的设计目标。详细设计了Cache体和TLB的逻辑结构,并对相关设计参数进行了精心规划,并在设计中采用了奇偶校验逻辑增加了芯片的可靠性。此结构应用于JX微处理器流片成功,并工作可靠正确。     

64位RISC微处理器的结构设计

文章介绍了一种64位RISC微处理器的结构设计。采用MIPS指令集，详细分析该处理器的各主要功能单元．五级流水线控制，并对该设计中潜在流水线冒险问题提供完整解决方案，最后通过在线仿真调试及配置FPGA验证了设计的正确性。     

超标量RISC微处理器指令发射算法设计

提出了一种基于分布式控制方式的动态指令调度算法,该算法能够有效提高指令发射效率,降低指令分派单元逻辑复杂度,提高系统主频.该指令发射算法在自主设计的"龙腾R3" RISC"三发射"超标量微处理器中进行应用实现,达到了设计预期目标.     

32位RISC嵌入式微处理器流水线设计

介绍了一32位RISC嵌入式微处理器(取名为MoonCore)的5级流水线的结构,即取指&译码(IF&ID)、读寄存器堆(RF)、执行(EXEC)、访存(DMEM)和写回(WB),详细介绍了各个流水级的主要部件的设计并分析了流水线相关问题及解决办法.     

一种加速嵌入式RISC微处理器EEPROM指令读取的方法

提出了一种EEPROM作为嵌入式RISC微处理器的程序存储器时加速指令读取速度的方法。该方法结合具体使用的EEPROM模块和基于4级流水线的RISC微处理器的设计，对流水线EEPROM读取程序顺序执行和不能顺序执行时的相应情况进行了分析，以确保系统的程序能正确执行。最后，给出了流水线读取EEPROM的电路实现组织结构。     

一种基于PLI和Simics的微处理器协同验证平台

面向微处理器验证,构建了一种基于Verilog PLI和Simics模拟器的微处理器验证平台.该平台通过Verilog PLI,利用设计的控制模块将待测微处理器设计模型与Simics模拟器相连,协同自动化比较运行结果.该平台应用在龙腾R处理器的验证中.结果显示该平台有效增加了验证人员对验证过程的可观测性和可控性,具有灵活性高,仿真速度快等特点.     

有关Cyrix CX486DRx~2/SRx~2的问答

1.问:什么是Cyrix CX486DRx~2单芯片升级微处理器?答:Cyrix CX486DRx~2单芯片升级微处理器是为386DX—16、20、25MHz计算机升级为486设计的独一无二的单芯片升级微处理器.它基于Cyrix技术并结合倍频技术、内置1K Cachc以及(Cyrix Cache 连贯性技术(专利申请中)来保证高性能及数据完整性.     

透过专利看微处理器的技术发展（二）——Cache专利布局

本文从专利的年度申请量、技术分布、专利权人分布、法律状态、生命周期等方面，对微处理器中的核心技术“高速缓冲存储器（Cache）”相关专利进行了详细论述。分析显示，多核设计中的技术研究重点，如Cache一致性技术，缓存监听（Snooping）技术，其专利主要掌握在少数国际大公司手中。对专利技术生命周期分析表明，自可考证的美国Cache专利至今，Cache技术已经历了萌芽期、发展期、成熟期，目前已进入衰退期，而中国的Cache专利申请相对美国的情况滞后2—3年。专利文献通常早于技术文献公开，因此美国Cache专利的分布对相关研发人员具有一定的参考意义。     

支持预取的微程序控制器的一种优化设计

微程序控制器主要是用于微指令排序和微指令执行。文章详细介绍了龙腾“C1”微处理器中微控器的体系结构，以高性能为目标，对微控器的预取部件进行了优化设计，并设计了微指令格式，同时在微控器审还采用了流水技术来优化设计。通过仿真结果表明系统性能得到提高，执行速度得到加快，达到了预期目的。     

解决CPU流水线冲突技术的设计与实现

流水线是制造高性能CPU的关键技术,目前许多学者研究在FPGA上实现具有流水线结构MIPS CPU,但是在解决流水线冲突上只是通过简单的停顿流水线实现.描述一种较为通用的具有五级流水线的MIPS CPU结构以及其中可能发生的流水线冲突,在此基础上详细介绍解决流水线冲突的技术--数据旁路以及动态分支预测在MIPS CPU中的设计和实现,最后通过一段指令序列进行仿真验证,解决流水线冲突的技术减少指令执行所需要的时钟周期数.     

微处理器中存储器管理的研究

通过分析该微处理器访存的时序要求以及对存储器保护的要求,设计了具有自主知识产权的存储器管理部件,论述了逻辑地址映射到物理地址、存储块保护以及Cache设计思想.