JTE终端结构4H-SiC JBS二极管的击穿特性研究

研究了JTE终端结构4H-SiC JBS二极管的击穿特性.首先,理论模拟了JTE终端横向长度、离子注入剂量和界面电荷对击穿电压的影响.对工艺条件进行优化,制作了JTE终端结构4H-SiC JBS二极管.测试结果表明,器件的正向电压为1.52V,特征导通电阻为2.12 mΩ·cm2,击穿电压为1650 V.接着,研究器件...     

拉通型硅基APD保护环工艺研究

研究了离子注入后推结与扩散两种掺杂方式制作保护环对拉通型硅基雪崩光电二极管(Si-APD)器件成品率的影响,对比在不同工艺条件下器件反向击穿电压、暗电流的变化情况.研究结果表明,采用离子注入后推结的方式,在注入后3 h@1 100℃条件下的成品率为94％;采用扩散掺杂方式,器件成品率不超过65％.两种方式对器件反向击穿电压影响较小且暗电流抑制效果相当.离子注入后推结制备保护环的方式更适合Si-APD制程.     

交流瓷介电容器的生产工艺对击穿电压的影响

击穿破坏电压是交流瓷介电容器最主要的技术参数,也是最难解决的技术难题。通过不同工艺的对比实验,具体研究了产品电极结构、引线焊接工艺、包封层固化工艺和环氧树脂包封工艺对交流瓷介电容器击穿电压的影响,据此优化了生产工艺,使得系列交流瓷介电容器耐压达到了较高的水平,Y1产品交流击穿电压达7.8kV以上,Y2产品交流击穿电压达6.0kV以上。     

Ar离子注入边缘终端准垂直GaN肖特基势垒二极管

为了研究离子注入边缘终端对准垂直GaN肖特基势垒二极管性能的影响,对器件进行了二维模拟仿真,分析了终端区域尺寸对肖特基结边缘处峰值电场及正向特性的影响,得到了宽度5μm、厚度200 nm的最优终端区域尺寸.基于工艺仿真软件设计了Ar离子注入工艺参数,依次以30keV、5.0×1013 cm-2,60 keV、1.5×1014cm-2和 140 keV、4.5×1014cm-2的注入能量和注入剂量进行多次注入,形成了Ar离子终端结构.采用Ar离子注入终端的GaN二极管的反向击穿电压从73 V提高到146 V,同时注入前后器件正向特性变化不大.结果表明,采用优化尺寸参数的终端结构能够有效降低肖特基结边缘处的峰值电场强度,从而提高器件的反向击穿电压.     

注氮工艺对SIMOX器件电特性的影响

研究了氮离子注入对SIMOX器件电特性的影响.氮注入SIMOX的埋氧层并退火后,将减小前栅MOS-FET/SIMOX的阈电压,提高其漏源击穿电压但对栅击穿电压影响较小.氮注入方式对SIMOX器件的I-V特性有重要影响.     

注氮工艺对SIMOX器件电特性的影响

研究了氮离子注入对SIMOX器件电特性的影响． 氮注入SIMOX的埋氧层并退火后，将减小前栅MOSFET/SIMOX的阈电压，提高其漏源击穿电压但对栅击穿电压影响较小.氮注入方式对SIMOX器件的I-V特性有重要影响．     

薄型双漂移区高压器件新结构的耐压分析

提出与CMOS工艺兼容的薄型双漂移区(TD)高压器件新结构.通过表面注入掺杂浓度较高的N-薄层,形成不同电阻率的双漂移区结构,改变漂移区电流线分布,降低导通电阻;沟道区下方采用P离子注入埋层来减小沟道区等位线曲率,在表面引入新的电场峰,改善横向表面电场分布,提高器件击穿电压.结果表明:TD LDMOS较常规结构击穿电压提高16%,导通电阻下降31%.     

锗硅BiCMOS中的低成本、高性能PNP器件设计与制备

设计了一种新颖的伪垂直结构PNP晶体管。在锗硅BiCMOS工艺基础上,仅增加基区和集电区两道离子注入,以低成本工艺实现了优良的性能。晶体管电流增益在30以上,击穿电压大于7V,特征频率10GHz,满足高速电路设计的要求。     

UHF频段高功率SiC SIT

采用导通SiC衬底上的SiC多层外延材料,成功制作出了国内首个SiC SIT(静电感应晶体管).该器件研制中,采用了自对准工艺、高能离子注入及高温退火工艺、密集栅深凹槽干法刻蚀工艺、PECVD SiO:和SizNy介质钝化工艺,有效抑制了漏电并提高了器件击穿电压,器件功率输出能力由此得到提升.最终28 cm栅宽SiC ...     

新型的低高压MOS接口电路

本文介绍一种由八个高压MOS器件组成的低高压MOS接口电路.它采用与目前国际上先进的NMOS大规模集成电路工艺技术完全兼容的N阱硅栅等平面CMOS工艺,而不需要附加任何工艺步骤.本文描述了高压MOS器件的物理模型,介绍了器件结构和工艺设计,并给出了高压MOS器件的漏击穿电压时沟道长度、漂移区长度、离子注入剂量和延伸源场极的关系的实验结果.这种高压MOS器件的漏击穿电压最大可达400V(在零栅偏压时),最大饱和漏电流可达35mA(在栅压为10V时),而导通电阻低到600(?)(在栅压为10V时).     

用不同方法评价0.18μm CMOS 工艺栅氧击穿电压和击穿电量

利用击穿电压和击穿电量这两个参数评价标准0.18μm CMOS工艺栅氧的可靠性,获得击穿电压和击穿电量的两个常用方法是电压扫描法和电流扫描法.对用这两种方法得到的击穿电压和击穿电量进行了对比.通过对比,发现测试方法对击穿电压的影响非常小.但是测试方法却可以在很大程度上影响击穿电量.用电流扫描法获得的击穿电量要比用电压扫描法的要大,这一差别可以从两种方法不同的电流-电压曲线中得到解释.同时,通过考察Weibull分布的斜率还发现,击穿电压值的分布斜率要比击穿电量大的多,而且曲线拟合得更好.这说明用击穿电压获得的分析结果更可靠.综合以上结果,可以认为对0.18μm CMOS工艺可靠性评价而言,击穿电压是比较合适的评价指标.     

Breakdown Voltage and Charge to Breakdown Investigation of Gate Oxide of 0.18μm Dual Gate CMOS Process with Different Measurement Methods

利用击穿电压和击穿电量这两个参数评价标准0.18μm CMOS工艺栅氧的可靠性，获得击穿电压和击穿电量的两个常用方法是电压扫描法和电流扫描法.对用这两种方法得到的击穿电压和击穿电量进行了对比.通过对比，发现测试方法对击穿电压的影响非常小.但是测试方法却可以在很大程度上影响击穿电量.用电流扫描法获得的击穿电量要比用电压扫描法的要大，这一差别可以从两种方法不同的电流-电压曲线中得到解释.同时，通过考察Weibull分布的斜率还发现，击穿电压值的分布斜率要比击穿电量大的多，而且曲线拟合得更好.这说明用击穿电压获得的分析结果更可靠.综合以上结果，可以认为对0.18μm CMOS工艺可靠性评价而言，击穿电压是比较合适的评价指标.     

用不同方法评价0.18μm CMOS 工艺栅氧击穿电压和击穿电量

利用击穿电压和击穿电量这两个参数评价标准0.18μm CMOS工艺栅氧的可靠性,获得击穿电压和击穿电量的两个常用方法是电压扫描法和电流扫描法.对用这两种方法得到的击穿电压和击穿电量进行了对比.通过对比,发现测试方法对击穿电压的影响非常小.但是测试方法却可以在很大程度上影响击穿电量.用电流扫描法获得的击穿电量要比用电压扫描法的要大,这一差别可以从两种方法不同的电流-电压曲线中得到解释.同时,通过考察Weibull分布的斜率还发现,击穿电压值的分布斜率要比击穿电量大的多,而且曲线拟合得更好.这说明用击穿电压获得的分析结果更可靠.综合以上结果,可以认为对0.18μm CMOS工艺可靠性评价而言,击穿电压是比较合适的评价指标.     

非外延集电区的超高压锗硅异质结双极晶体管

介绍了在0.18 μm逻辑工艺平台上全新设计的超高压锗硅异质结双极晶体管(SiGe HBT),该器件改变了外延的一维纵向集电区,而采用了通过离子注入掺杂的“L形”二维集电区结构,集电区包括本征基区下方的纵向集电区和场氧底部横向集电区.该器件可在同一工艺中通过版图中横向集电区长度的变化实现不同的击穿电压,因此可制作超高压...     

VHF高压双栅功率MOSFET的研制

采用硅栅结构的自对准离子注入工艺,研制成功了源漏击穿电压ＢＶＤＳ为１２０Ｖ、输出功率５．１Ｗ、功率增益８ｄＢ、跨导６５０ｍＳ、截止频率ｆＴ为２７０ＭＨｚ的高压双栅功率ＭＯＳＦＥＴ器件。介绍了器件结构参数和工艺参数的设计,给出了计算机数值分析结果。     

击穿电压蠕变机理和工艺探讨

本文通过实验和理论分析,对击穿电压蠕变的机理进行了探讨.认为氧化层外表面水陆阱是引起气氛中有害杂质(NaCl、HF等)沾污,导致击穿电压蠕变的很本原因.提出了防止击穿电压蠕变的工艺方案.     

提升HVPMOS漏极击穿电压的工艺改进方法

文中讲述了一种通过改进高压PMOS源漏极轻掺杂扩散结构(LDD),来提升高压PMOS的漏极击穿电压的工艺改进方法,并且该工艺改进不影响其他器件性能.分析了工艺改进提升漏极击穿电压的机制.     

台面结终端高压4H-SiC BJTs的击穿特性研究

根据雪崩碰撞理论,本文对具有台面结构的4H-SiC BJTs中所使用的单区和多区结终端结构参数对击穿电压的影响进行了分析和计算。计算结果表明,在单区结终端结构中,通过精确控制有源JTE的掺杂浓度和离子注入深度可以有效提高台面BJTs器件的击穿电压,而多区结终端结构可以在保持击穿电压不变的前提下降低峰值表面电场。同时文中还对正负表面态或界面态对击穿电压的影响做了详细的计算分析。这些结果对于优化台面功率器件的高压特性有着重要的现实意义。     

Si基JBS整流二极管的设计与制备

基于JBS整流二极管理论,详细介绍了一种Si基JBS整流二极管设计方法、制备工艺及测试结果。在传统肖特基二极管(SBD)有源区,利用光刻和固态源扩散工艺形成掺硼的蜂窝状结构,与n型衬底形成pn结,反向偏置时抑制了因电压增加引起的金属-半导体势垒高度降低,减小了漏电流;采用离子注入形成两道场限环的终端结构,有效防止了边缘击穿,提高了反向击穿电压。对制备的器件使用Tektronix 370B可编程特性曲线图示仪进行了I-V特性测试,结果表明本文设计的Si基JBS整流二极管正向压降VF=0.78 V(正向电流IF=5 A时),反向击穿电压可达340 V。     

高压 Ti/ 6H- SiC肖特基势垒二极管

在 N型 6 H - Si C外延片上 ,通过热蒸发 ,制作 Ti/ 6 H- Si C肖特基势垒二极管 (SBD) .通过化学气相淀积 ,进行同质外延生长 ,详细测量并分析了肖特基二极管的电学特性 ,该肖特基二极管具有较好的整流特性 .反向击穿电压约为 40 0 V,室温下 ,反向电压 VR=2 0 0 V时 ,反向漏电流 JR 低于 1e- 4 A / cm2 .采用 Ne离子注入形成非晶层 ,作为边缘终端 ,二极管的击穿电压增加到约为 80 0 V.