用FIFO实现DRFM距离欺骗的应用与研究

提出了一种基于FIFO实现数字射频存储及距离欺骗的设计思路。系统对接收到的雷达信号进行实时、高速采集，并利用FIFO特性对采集的数据流延迟一恒定时间，通过控制FIFO读写使能信号之间的延时实现DRFM的距离欺骗。应用FIFO大大简化了DRFM系统的设计，且提高了系统稳定性和可靠性。     

用CPLD和外部SRAM构成大容量FIFO的设计

对照一般通用FIFO的外部控制线，以及视频服务器应用的具体要求，设计完成用CPLD和外部SRAM 构成的大容量、廉价、高速FIFO，除了可以满足视频服务器码流缓冲的需要外，也可以作为一个通 用的大容量FIFO。     

基于FPGA异步FIFO的研究与实现

通过分析异步FIFO的结构和关键技术，以减少电路中亚稳态出现概率为主要目的．提出了一种有效实现异步FIFO的设计新方法。结合FPGA对设计的异步FIFO进行了验证并针对两种FIFO模型做了性能比较．结果表明该设计大大提高了工作频率和资源利用率。     

基于AD9238的高速高精度ADC采集系统

介绍了ADI公司的高速AD芯片AD9238和TI公司的高速FIFO芯片SN74V245的主要特性和工作原理.详细说明了利用MCU芯片AN2131Q来控制AD和FIFO芯片以构成高速、高精度数据采集系统的具体实现方法,并对其采样结果进行了分析.     

FIFO存储电路的设计与实现

文章介绍了一个正向设计，并已成功流片的FIFO存储器电路结构设计及关键技术．重点研究了实现该电路的两类关键技术，存储电路和控制逻辑。文中的设计思想和具体的逻辑电路可以通用于所有先进先出存储器的设计。     

基于Verilog HDL语言的32X8 FIFO设计

介绍了FIFO的基本概念、设计方法和步骤，采用了一种新颖的读、写地址寄存器和双体存储器的交替读、写机制，实现了FIFO的基本功能，同时使本32X8 FIFO拥有可同时读、写的能力。完全基于Verilog HDL语言实现了电路功能并应用Synopsys公司的Design Compiler和VCS对其进行综合、仿真。     

Core与总线系统的异步通信接口设计

文章基于GALS（Globally Asynchronous Locally Synchronous）设计理念，提出一个Core的异步接口设计模型：门控时钟停Core机制、握手机制、电平转脉冲逻辑等构成的异步控制信号处理模型：异步FIFO和双FIFO结构构成的异步数据处理模型。此结构允许Core和总线系统在完全异步的时钟域上工作。FPGA验证结果表明．该模型能正确地实现两者问的信号同步，并能满足具体应用的带宽需求。     

基于AD7663和CY7C4285V的数据采集系统设计

针对数据采集的速度和采样精度两项重要指标要求，介绍了一种采用高精度模数转换嚣AD7663和高速同步FIFO缓冲CY7C4285V组成的数据采集系统的设计参考方法，分析了ADC和FIFO的工作原理，并在此基础上给出了高速同步数据采集的硬件电路图，同时给出了采FIFO作为采集器与处理器之间进行连接以实现数据采集和传送的同步与协调的设计参考方法。     

用GAL实现接口控制逻辑

在一般的雷达侦察告警设备中，接收机与处理机之间的接口实质上是接收机与先进先出（FIFO）缓冲存储器之间的接口。采用传统的小规模标准器件来实现它，存在着体积大、成本高、可靠性差等缺陷，本文给出了用GAL实现此接口逻辑的具体过程，它能很好地满足设计要求。     

基于FPGA的异步FIFO硬件实现

使用FPGA内部资源BlockRam实现异步FIFO,因为未使用外挂FIFO,使得板卡设计结构简单并减少了硬件板卡的干扰,给硬件调试工作带来了方便,也充分体现了FPGA的优势,这种方法对设计异步FIFO使用具有很好的借鉴意义。实验通过VERILOG编程实现异步FIFO,对程序进行了功能仿真、时序仿真,并下载到FPGA芯片中进行了硬件仿真,实验结果达到了预期的参数要求,完成了FIFO软硬件设计。     

一种基于边界扫描的FIFO测试方法

针对含先进先出存储器(FIFO)电路板故障检测的问题,提出一种基于边界扫描技术编写Macro对FIFO进行读写数据的测试方法,介绍边界扫描技术测试FIFO的基本原理。通过设计适配板,应用边界扫描测试工具ScanWorks,建立边界扫描链路,编写Macro测试代码,利用JTAG接口进行间接控制,实现对FIFO进行故障检测。给出了测试系统硬件框图、简述了适配板设计要点,提供FIFO电路连接图和软件流程图,并分析FIFO测试的完备性,最后还对FIFO进行了测试验证。     

基于剩余路径跳数的动态优先调度实现区分服务EF PHB

Internet区分服务（DiiffServ）中EF PHB(Expedited Forwarding Per Hop Behavior)提供严格的端到端延迟保证，其实现机制和性能是当前研究的热点。随着可扩展性成为核心网络考虑的关键因素，一般用简单的FIFO高度实现EF PHB。FIFO实现问题在于最坏的端到端延迟与流经历的最大跳数成正比，结果降低了网络最坏延迟性能，并影响了整个网络的总体利用率。文章在分析并比较FIFO实现以及考虑流跳数因素的绝对跳数优先（HBAP）实现、相对跳数优先（HBRP）实现的延迟性能基础上，提出了用基于剩余路径跳数的动态优先（DHBP）调度实现EF PHB。理论分析和实验结果表明，基于剩余路径跳数的动态优先调度算法可以平衡不同跳数流的端到端延迟性能，从而减小网络最坏的端到端延迟，并有效地提高了网络 选用率，最坏延迟性能明显优于FIFO和绝对跳数优先调度，与性能最优的相对跳数优先调度相似，并将计算复杂度降为0(1)。     

用CPLD和夕外部SRAM构成大容量FIFO的设计

对照一般通用FIFO的外部控制线,以及视频服务器应用的具体要求,设计完成用CPLD和外部SRAM构成的大容量、廉价、高速FIFO,除了可以满足视频服务器码流缓冲的需要外,也可以作为一个通用的大容量FIFO.     

FIFO在欺骗式电子干扰机中的应用

提出了一种基于FIFO的数字射频存储器（DRFM）设计构想。系统对接收到的雷达信号进行实时高速连续采集，并利用FIFO能够对采集的数据流延迟一段恒定时间的特性实现距离波门拖引和多假目标欺骗干扰。FIFO的应用大大简化了DRFM系统的复杂程度，提高了系统的可靠性和稳定性，并且可以应用时钟分相等技术成倍扩展干扰机的瞬时工作带宽。     

充分发挥自身优势FPGA实现异步FIFO设计

用FPGA内部资源BlockRam实现异步FIFO(First In First Out),由于未使用外挂FIFO,使得板卡设计结构简单并减少了硬件板卡的干扰,给硬件调试工作带来了方便,也体现了FPGA的优势,对设计异步FIFO的使用具有很好的借鉴意义.实验通过VERILOG编程实现异步FIFO,对程序进行了功能仿真、时序仿真,并下载到FPGA芯片中进行了硬件仿真,结果达到了预期要求,完成了FIFO软硬件设计.     

基于乒乓操作的异步FIFO设计及VHDL实现

目前的PLD(可编程逻辑器件)例如FPGA(现场可编程门阵列)凭借其灵活、方便、资源丰富的优势在很多领域得到了广泛应用.随着其片内存储资源的增加,把FIFO(先进先出)器件集成到PLD中是一种方便地代替专用FIFO芯片的实现方法.根据异步FIFO的设计方法,引入乒乓操作的设计技巧,给出了一种用FPGA实现异步FIFO的设计方案.     

基于FPGA的非对称同步FIFO设计

本文在分析了非对称同步FIFO的结构特点及其设计难点的基础上,采用VHDL描述语言,并结合FPGA,实现了一种非对称同步FIFO的设计。     

异步FIFO在FPGA与DSP通信中的运用

利用异步FIFO实现FPGA与DSP进行数据通信的方案.FPGA在写时钟的控制下将数据写入FIFO,再与DSP进行握手后,DSP通过EMIFA接口将数据读入.文中给出了异步FIFO的实现代码和FPGA与DSP的硬件连接电路.经验证,利用异步FIFO的方法,在FPGA与DSP通信中的应用,具有传输速度快、稳定可靠、实现方...     

一种延迟可控的异步FIFO电路设计

基于传统异步FIFO延迟电路设计了 一种延迟可控的异步FIFO电路.该电路在实现数据跨时钟域传输的同时增加了延迟控制模块,通过调节读指针与写指针的差值实现整数延迟的控制,通过调节读时钟与写时钟的相位差实现高精度的小数延迟控制.建立VCS验证平台,进行功能验证.结果表明,该FIFO电路实现了数据跨时钟域传输和延迟动态控制...     

一种大容量异步FIFO的设计与实现

针对判断FIFO将空和将满两个状态位的难点,提出一种阈值可以由使用者改变的可编程判断方法.以内部RAM容量为16 kB的FIFO的设计为例,基于FIFO的一般结构,介绍了产生RAM地址指针的方式,分析了添加1位指针附加位以判断FIFO状态的方法.电路基于0.18μmCMOS工艺实现.仿真结果表明,这种状态判断方法可以快速、准确地判断出FIFO的状态,FIFO的最快读写频率可达160 MHz.