基于分布式算法的FIR滤波器的设计与实现

本文介绍了能高效实现固定常数乘法的分布式算法原理,给出了在FPGA中用查找表实现FIR滤波器的算法设计,并以一个16阶低通滤波器为例说明了设计过程.该设计通过Altera公司的EPF10K30器件进行验证,结果正确,工作稳定可靠,满足了设计要求.     

FIR数字滤波器分布式算法的原理及FPGA实现

在利用FPGA实现数字信号处理方面,分布式算法发挥着关键作用,与传统的乘积-和结构相比,具有并行处理的高效性特点。详细研究了基于FPGA、采用分布式算法实现FIR数字滤波器的原理和方法,并通过XilinxISE在Modelsim下进行了仿真。     

基于改进分布式算法的FIR滤波器设计

分布式算法(DA)具有节约硬件资源的优势,被广泛地应用于FIR滤波器设计中。提出一种改进的分布式算法,通过FPGA实现了一个32抽头的FIR低通滤波器,对ModelSim的仿真结果进行了分析,验证了该算法的可行性。结果表明改进的分布式算法比传统分布式算法显著降低了逻辑单元和存储资源的占用。     

基于FPGA流水线分布式算法的FIR滤波器的实现

提出了一种采用现场可编程门阵列器件(FPGA)并利用窗函数法实现线性FIR数字滤波器的设计方案,并以一个十六阶低通FIR数字滤波器电路的实现为例说明了利用Xilinx公司的Virtex-E系列芯片的设计过程。对于在FPGA中实现FIR滤波器的关键———乘加运算,给出了将乘加运算转化为查找表的分布式算法。设计的电路通过软件进行了验证并进行了硬件仿真,结果表明:电路工作正确可靠,能满足设计要求。     

一种用于数字下变频的高阶分布式FIR滤波器及FPGA实现

设计了一种用于数字下变频的256阶分布式FIR滤波器.通过分析分布式FIR滤器结构给实现电路所需资源和运算速度带来的影响,确定了适用于Cyclone Ⅲ系列FPGA的实现结构.在Cyclone Ⅲ系列EP3C40F484C6N芯片上实现该算法并分析了资源消耗与电路速度.     

基于MA型分布式算法的高阶FIR滤波器设计及其FPGA实现

针对利用现有分布式算法在FPGA上实现高阶FIR滤波器时,存在资源消耗量过大和运行速度慢等问题,提出一种新型高阶FIR滤波器的FPGA实现方法。首先综合采用多相分解结构、流水线等技术对高阶FIR滤波器进行降阶处理,然后采用提出的基于二输入开关和加法器对的分布式算法结构(MA型DA结构)实现降阶后的FIR滤波器。利用ISE10.1在Xilinx Xc2vp30 7ff896 FPGA开发板上实现了一系列8阶到256阶的串行和并行结构FIR滤波器。实验结果表明,该方法有效地减少了系统的资源消耗,提高了系统的时序性能。     

基于FPGA分布式算法的滤波器设计

研究基于分布式算法的数字滤波器设计方法,介绍了能高效实现固定常数乘法的分布式算法原理,并将分布式算法应用于FIR低通滤波器设计,实现了16阶滤波器的设计和调试.采用了EP3C25F324C8来完成滤波器的设计,其中采用串行加法器将数据进行预相加,将16阶降为8阶,降低了资源占用率并提升了处理速度.使用Matlab编程8阶固定常数系数对应256个值的查找表直接导入到FPGA的ROM中,设计方法具有兼容性,可设计更高阶次的滤波器.通过功能仿真证明,方法可行高效.     

基于分布式算法的高阶FIR滤波器及其FPGA实现

提出一种新的高阶FIR滤波器的FPGA实现方法。该方法运用多相分解结构对高阶FIR滤波器进行降阶处理,采用改进的分布式算法来实现降阶后的FIR滤波器。设计了一系列阶数从8到1 024的FIR滤波器,通过Quartus II 7.1的综合与仿真,以及在EP2S60F1020C4 FPGA目标器件上的实现结果表明,该方法能够有效地减少硬件资源的使用且满足高速实时性的要求。     

基于标准单元的低功耗FIR数字滤波器VLSI实现

功耗与硅面积一样已成为芯片设计中的关键问题，尤其是在数字信号处理集成电路设计中。基于标准单元的VLSI设计是实现数字信号处理模块芯片或模块的重要方法。该文提出了一种基于标准单元的低功耗FIR滤波器多层次设计方案，其中体系结构层次采用多层流水线策略，逻辑层次将加法集成到部分积压缩中，在电路层次采用最小器件，从而在最大限度减少面积的同时降低了FIR的功耗。根据实际需求，该设计方案易于扩展和变换，可灵活应用到其它类似的滤波器设计中。实现结果表明在TSMC0.25标准单元库下FIR的功耗最多可降低20％以上。     

利用改进DA算法FIR滤波器的仿真与实现

针对传统乘法运算在FPGA中占用大量硬件资源的弊端,根据FIR滤波器的线性特性,对串行、并行和改进的分布式算法进行研究,利用改进分布式算法在FPGA上对FIR滤波器进行设计,通过查表法完成FIR滤波器的设计,用改进分布式算法设计了16阶FIR滤波器,并在Quartus II 7.0下进行仿真,仿真结果表明,与传统方法相比,该方法能够有效减少硬件资源的使用。     

FIR滤波器的高速实现

介绍了一种实现FIR滤波器高速运算的有效方法。该方法在传统的滤波嚣系数奇偶对称性的基础上,根据系数经System View软件量化后成比例的特点,利用加法运算采简化卷积中大量繁琐耗时的乘法运算;同时推导出奇偶对称性的运算规律并给出详细运算步骤和计算公式。最后给出该算法分别与仅利用系数对称性、直接卷积两方法相比较的加速比。仿真结果表明,文中所采取的优化措施能够提高信号处理速度。     

一种高效率低功耗的电荷泵设计

在集成电路设计中,随着工艺尺寸越来越小,电路在功耗方面的要求越来越高。设计高效率低功耗的电荷泵（charge pump）,可以提高电荷泵的工作效率,降低整个电路的功耗。这里介绍了一种高效率低功耗的电荷泵,通过仿真图像可以清楚地看到电荷泵的工作情况,看到它是如何实现高效率低功耗的。     

考虑输出饱和约束的自适应FIR滤波器设计

针对Bershad算法中滤波器输出信号畸变的问题,提出了一种新的考虑输出饱和约束的自适应有限脉冲响应(Finite-impulse-response, FIR)滤波器设计方法,并给出了它的最小均方(Least mean square, LMS)算法实现.理论证明和数值仿真验证了本文算法的有效性.与Bershad算法相比,按照本文算法设计的自适应FIR滤波器不仅严格满足饱和约束条件,输出信号也光滑无畸变,从而克服了Bershad算法的滤波器输出畸变问题.     

嵌入式系统的低功耗设计

低功耗设计是便携式设备的普遍要求。研究表明,制定合理的电源管理策略是降低系统功耗的关键所在。     

在ARM处理器上设计FIR低通滤波器

滤波器是电阻抗成像（Electrical Impedance Tomography,EIT）硬件系统的重要组成部分。为降低电阻抗成像硬件系统的成本,使用最佳方法（即切比雪夫最佳一致逼近法）设计FIR低通滤波器,通过Matlab仿真验证后在ARM处理器Cortex-M3上实现。实验表明,该方法设计的滤波器能够满足电阻抗成像系统的要求,具有成本低、功耗低、开发周期短的特点。     

基于Matlab的FIR滤波器的设计

介绍了利用MATLAB信号处理工具箱进行FIR滤波器设计的三种方法:程序设计法、SPTool设计法和FDATool设计法。通过对一个混合正弦信号的滤波,给出了以上三种设计方法的详细的设计步骤。     

一种降低DSP芯片总线功耗的设计方案

介绍了一种低功耗总线设计方案,在设计方案中提出了一种新的编码算法,并将其与一种低功耗译码器结合来降低总线的功耗。试验中选取了一些常用的DSP算法,结果证明这种方法可以有效降低DSP处理器中数据总线和地址总线的功耗,平均可达到对数据总线降低21.56 %和对地址总线降低40.29%。     

FIR数字滤波器的DSP实现

针对电力质量分析仪中的信号数字滤波处理部分,基于TMS320VC5402芯片的数字信号处理功能,采用窗函数法,借助MATLAB程序设计语言,设计了FIR数字滤波器,应用DSP汇编语言编程实现了该滤波器。实践证明,该滤波器准确度高、稳定性好,易于移植使用,具有较强的实用性与灵活性。     

基于可重构乘法器的FIR数字滤波器设计

讨论了一种新的乘法器结构(ReMB),并把它应用于数字FIR滤波器的设计中。在设计中,基于ReMB结构,通过改进RAG-n算法,简化FIR滤波器乘法模块的结构,减少硬件实现面积,提高速度。设计的32阶半带FIR滤波器用Verilog硬件描述语言进行描述,并综合到Xilinx公司Virtex-II系列FPGA中。从综合结果来看,提出的FIR结构可以达到面积和速度的优化。     

基于Verilog HDL的FIR数字滤波器设计与仿真

本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点;结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合;利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。