RS(255,223)编译码器的设计与FPGA实现

介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器.编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构.同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

高级在轨系统链路控制器仿真设计与实现

对高级在轨系统(AOS)链路控制器功能和相应的业务数据格式进行了详细的分析和研究,设计和实现了AOS链路控制器的仿真系统,并对仿真结构中各模块之间的数据传输和处理机制提出了解决方案。通过仿真证明了系统具有数据传输率高,支持多用户同时访问,可处理不同类型数据的特点,解决了数据格式转换和实时传输的问题。     

DVB-C系统中RS译码器的设计

在对DVB-C系统信道外码的Matlab仿真的基础上,介绍了RS译码器各部分的实现结构,设计了一种用于DVB-C系统的RS译码器.基于改进的Euclidean算法,并用三级流水线结构实现以提高吞吐率,在FPGA中验证了设计的可行性与可靠性.     

高级在轨系统中的虚拟信道混合调度算法研究

为高效传输业务类型多样化的空间数据,该文基于高级在轨系统(AOS)虚拟信道复用技术,建立了AOS虚拟信道(VC)混合调度模型.在混合调度模型中,对异步虚拟信道提出了基于遗传-粒子群排序的调度算法,业务优先级、调度时延紧迫度及帧剩余量紧迫度是影响虚拟信道调度先后顺序的关键约束,该算法根据约束建立了遗传-粒子群适应度函数模...     

高级在轨系统中的虚拟信道混合调度算法研究

为高效传输业务类型多样化的空间数据,该文基于高级在轨系统(AOS)虚拟信道复用技术,建立了AOS虚拟信道(VC)混合调度模型.在混合调度模型中,对异步虚拟信道提出了基于遗传-粒子群排序的调度算法,业务优先级、调度时延紧迫度及帧剩余量紧迫度是影响虚拟信道调度先后顺序的关键约束,该算法根据约束建立了遗传-粒子群适应度函数模型,进一步使粒子群体内的粒子根据遗传算法的进化算子进行位置更新,从而找到最优的异步虚拟信道调度顺序.同时,对同步虚拟信道设计了动态加权轮询调度算法,使各同步虚拟信道按照加权因子和分配的时隙数,轮流占用物理信道.仿真结果表明,该文的虚拟信道混合调度算法兼顾了异步数据的优先性、同步数据的等时性和VIP数据的紧迫性,具有更小的平均调度时延和更少的帧剩余量,满足不同业务的传输要求.     

采用软/硬件协同设计的RS译码器

RS码在数字通信系统中得到了广泛的应用，本文在分析RS译码过程的原理基础上，提出了采用软／硬件协同设计的方法来实现RS译码器，并与目前已有的纯硬件方案做了性能对比。     

RS(255,223)码编码器设计与CPLD实现

选取具有对称系数的生成多项式,利用Ｔｏｐ－ｄｏｗｍ设计方法设计并用ＣＰＬＤ实现了ＲＳ（２５５,２２３）码编码器。该编码器可装一片Ｆｌｅｘ８０００系列ＥＰＦ８８２０ＡＴＣ１４４－２芯片中,所用逻辑单元数为５３７个,约８７００个门,可稳定工作在１０ＭＨｚ频率上。     

基于RiBM算法的RS(204,188)译码器的设计

文章介绍了基于FPGA的RS(204,188)译码器的实现,对于译码器的四大模块(伴随式求解模块、基于RiBM算法的关键方程求解模块、钱搜索错误位置和福尼算法求解错误值模块)的硬件实现给出了相应的方案。在Quartus II 9.1的平台下对于RS译码器系统的时序仿真测试结果表明,在系统时钟的频率为100MHz的情况下,RS(204,188)译码器的纠错能力能够达到8个的理论上限,数据吞吐率达到345Mb/s。     

弹载数据链系统实时RS译码器设计

为了提高传输可靠性,各种差错控制编码技术已经被广泛应用在弹载武器数据链系统中。RS( Reed-Solomon)码具有很强的抗错误能力,且码长可以灵活控制,十分适合在弹载数据链系统中应用。设计了三种不同码率的RS码,并在修正的欧几里德算法基础上进一步优化,实现了一种新型RS码实时译码器。为减少系统复杂度,该译码器复用4组基本运算单元以完成错误位置多项式和错误值多项式计算,同时也没有插入额外的流水线结构,译码过程所需的GF(28)域求逆运算则通过查找表结构实现。整个设计已经在Altera公司的EP2 S15器件上通过综合和验证,与同类设计相比占用资源大大减少,适合于高可靠性导弹数据链系统开发。     

基于FPGA的RS(255,239)编译码器

编码是一种具有较强纠错能力的多进制BCH编码,其既可纠正随机错误,又可纠正突发错误。RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了RS编码的实现方法,并对编码进行了时序仿真。仿真结果表明,该译码器可实现良好的纠错功能。     

符合CCSDS标准的RS(255,223)译码器算法与FPGA实现

介绍了符合CCSDS标准的RS(255,223)码的参数与译码器结构,给出了一种改进型无逆BM算法用于求解关键方程,使用Verilog语言完成了基于该算法的译码器设计与实现.测试结果表明,该译码系统性能优良,在尽可能节约硬件资源的同时满足了高速处理的需要.     

10G EPON 中面积优化的 RS（255，223）解码器设计

提出了一种面积优化的RS（reed－solomon）解码器的设计方法。其运用一种改进的ME（Modified Euclide-an）算法求解关键方程模块,其它模块采用迭代结构。该方法减少了解码器中伽罗法域乘法器的使用,缩减了硬件规模。基于TSMC 90nm标准单元库的实现结果显示该文设计的解码器规模约为24000门,与同类设计相比规模最大可缩减36％。     

RS(4095,3935)码高速译码器的硬件实现

相对于符号取自GF(256)的RS码,现有文献对GF(4096)上RS码的性能和实现鲜有研究。将GF(4096)上若干不同码率的RS码进行了性能仿真对比。仿真结果表明,GF(4096)上的RS码具有很强的纠正随机和突发错误的能力。在误码率为10-6时,所仿真的3种不同码型的码字相对于BPSK调制分别取得了3.2 dB,3.7 dB和4 dB的编码增益。鉴于GF(4096)上RS码优良的性能,设计并实现了RS(4095,3935)码高速译码器。经过测试验证,该译码器具有设计的纠错能力,能稳定工作在150 MHz,其吞吐量达到1.8 Gb/s。     

基于FPGA的RS译码器实现

RS码以强大的纠错能力得到广泛的应用，以往的译码器的硬件实现总是很复杂，资源利用较多，译码周期也较长．文中采用Blahut算法，先用MATLAB进行了软件仿真，并验证了算法的正确性，然后用FPGA实现了RS（31，15）译码器的设计．在硬件设计中优化了原来的电路结构，减少了一个迭代周期，从而一定程度上提高了译码器的译码速度，而FPGA实现复杂度也较低．     

光存储RS译码器设计与译码速度分析

比较了reed-solomon（RS）译码的Berlekamp-Massey（BM）算法和Euclidean算法的运行速度,并选择BM算法设计了满足36Mbps数据传输率（D豫）的RS译码器。针对现有几种光盘的DTR,进一步分析了光存储中RS译码速度的要求,并对译码中的有限域乘法器做了仿真。该乘法器在工作频率为50MHz的FPGA芯片中工作正常,可以满足光盘的DTR要求。     

变参数RS译码器IP核的实现

设计出一种码长可以变化的RS码译码器IP核电路,可进行RS(15,5)、RS(15,7)、RS(15,9)以及RS(15,11)的译码。译码器电路使用BM迭代译码算法,并在硬件电路中加以改进,使得电路能扩充到编译纠错位数多的复杂RS码。该译码器电路尽可能多地使用可以共享的模块,降低了电路的规模。硬件电路采用V erilogHDL进行描述,并在FPGA上进行了验证,同时给出了硬件电路在逻辑分析仪上得到的结果。     

RS(63,45)编译码器的设计与FPGA实现

里德-索罗门(RS)编码是一类具有很强纠错能力的多进制BCH编码,它不但可以纠正随机错误,也能纠正突发错误。首先介绍了伽罗华域加法器和乘法器的设计,然后详细地阐述了RS(63,45)编译码器各模块的设计原理。对编译码器各模块先用Matlab进行设计,验证设计的正确性,再对译码器模块进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错能力。设计的编译码器能运用到实际的无线通信系统中去。     

[256,252]RS扩展码的快速译码算法

该文主要论述[256,252]RS(Reed-Solomon)扩展码的快速译码算法。该算法是通过简单的参数测试来发现接收数据中的错误类型以及错误模式,然后通过得到的错误模式来对接收数据进行错误纠正。与已有的译码算法相比,该算法具有占用硬件资源相对较少,处理时间相对较短的优点,并且在硬件译码器上实现的最高数据处理速率超过400Mbit/s。