金属栅将取代多晶硅栅

为了克服器件尺寸缩小达到O．lum时,与多晶硅栅和薄栅氧化物有关的诸多问题,如栅耗尽、高阻栅、沟道区内的棚渗透、栅氧化隧道漏泄等等,也许很有必要采用金属栅和高k柳材料。1999年在旧金山召开的国际电子器件会议上,讨论了金属棚和可替换栅介质材料。如东芝公司微电子工程实验室具体介绍了开发生产金属栅的镶嵌工艺,以及工艺中所用到的高介质常数栅绝缘体（Ta刃。）。当浅沟槽隔离（ST）形成后,就进行源／漏注入,与用生长在虚拟棚氧化物上的SIP4／多晶硅薄膜制作的虚拟栅自对准。用LPCVD淀积预金属介质膜SIO。,并用CMP平面…     

超薄Si3N4/SiO2叠层栅介质可靠性研究

实验成功地制备出等效氧化层厚度为亚2nm的Nitride/Oxynitride(N/O)叠层栅介质难熔金属栅电极PMOS电容并对其进行了可靠性研究.实验结果表明相对于纯氧栅介质而言,N/O叠层栅介质具有更好的抗击穿特性,应力诱生漏电特性以及TDDB特性.进一步研究发现具有更薄EOT的难熔金属栅电极PMOS电容在TDDB特性以及寿命等方面均优于多晶硅栅电极的相应结构.     

先栅工艺中高K/双金属栅集成研究新进展

随着高K、金属栅材料引入到CMOS工艺,高K/双金属栅的集成已成为研究热点.利用多晶硅回刻和摻杂结合两步全硅化工艺的方案,可实现低功耗和高性能电路的高K与双FUSI金属栅的集成.采用淀积-刻蚀-再淀积、双高K双金属栅的集成方案,也可实现高K与双金属栅的集成.为缓解费米能级钉扎效应,通过盖帽层或离子注入技术对高K或金属栅掺杂,可得到具有带边功函数的高K/双金属栅集成.多晶硅/金属栅复合结构为高K与双金属栅的集成提供了更灵活的选择.     

制作金属栅的新方法

先进的栅堆垛技术的趋势与传统方法明显不同,传统方法中由氧化硅或氮氧化硅(SiON)制成的栅介质上端是重掺杂多晶硅的栅电极。虽然这些材料制作方便,但是换成金属栅和高k栅介质能在高晶体管速度和低电流泄漏方面获得更好的性能。     

CCD栅介质工艺对多晶硅层间介质的影响

CCD多晶硅交叠区域绝缘介质对成品率和器件可靠性具有重要的影响.采用扫描电子显微镜和电学测试系统研究了CCD栅介质工艺对多晶硅层间介质的影响.研究结果表明:栅介质工艺对多晶硅层间介质形貌具有显著的影响.栅介质氮化硅淀积后进行氧化,随着氧化时间延长,靠近栅介质氮化硅区域的多晶硅层间介质层厚度增大.增加氮化硅氧化时间到320 min,多晶硅层间薄弱区氧化层厚度增加到227 nm.在前一次多晶硅氧化后淀积一层15 nm厚氮化硅,能够很好地填充多晶硅层间介质空隙区,不会对CCD工作电压产生不利的影响.     

下一代栅材料-难熔金属

随着晶体管尺寸的缩小,传统的多晶硅栅存在的多晶硅栅耗尽效应、过高的栅电阻和PMOS管的硼穿透效应成为晶体管尺寸进一步缩小的障碍.而难熔金属栅则被认为是最有希望的替代者.它可以很好的解决多晶硅栅面临的这些问题.本文主要介绍了选择难熔金属栅材料所需考虑的因素以及五种主要的制备工艺,并对比了它们各自的优缺点.     

在薄二氧化硅层上纯多晶硅化镍膜的研究

本文研究了在薄二氧化硅层上快速热退火（RTA）形成的多晶硅化镍膜的电特性，对于在薄二氧化硅上的纯硅化镍膜，测试了其到衬底的泄漏电流，发现二氧化硅性质仍类似于多晶硅膜或纯铝膜下二氧化硅性质，采用准静态C－V方法研究了多晶硅栅和纯硅化镍栅的多晶栅耗尽效应（PDE），并探讨了硅化镍栅掺杂浓度和栅氧化层厚度对PDE的影响，结果表明，即使在未被掺杂的纯硅化镍栅膜，也未曾观察到PDE。     

前栅工艺下高k/金属栅CMOS器件EOT控制技术研究

随着CMOS器件特征尺寸的不断缩小,绝缘栅介质层也按照等比例缩小的原则变得越来越薄,由此而产生的栅漏电流增大和可靠性降低等问题变得越来越严重。传统的SiO2栅介质材料已不能满足CMOS器件进一步缩小的需要,而利用高介电常数栅介质(高k)取代SiO2已成为必然趋势。而在前栅工艺下,SiO2界面层生长问题严重制约了EOT的缩小以及器件性能的提升。介绍了一种前栅工艺下的高k/金属栅结构CMOS器件EOT控制技术,并成功验证了Al元素对SiO2界面层的氧吸除作用。     

短沟道CMOS／SOI器件加固技术研究

通过大量辐照实验分析了采用不同工艺和不同器件结构的薄膜短沟道ＣＭＯＳ／ＳＩＭＯＸ器件的抗辐照特性，重点分析了Ｈ２－Ｏ２合成氧化和低温干氧氧化形成的薄栅氧化层、ＣｏＳｉ２／多晶硅复合栅和多晶硅栅以及环形栅和条形栅对ＣＭＯＳ／ＳＩＭＯＸ器件辐照特性的影响，最后得到了薄膜短沟道ＣＭＯＳ／ＳＩＭＯＸ器件的抗核加固方案．     

硼扩散引起薄SiO2栅介质的性能退化

采用表沟p+多晶硅栅/PMOSFET代替埋沟n+多晶硅栅/PMOSFET具有易于调节阈值电压、降低短沟效应和提高器件开关特性的优点,因而在深亚微米CMOS工艺中被采纳.但是多晶硅掺杂后的高温工艺过程会使硼杂质扩散到薄栅介质和沟道区内,引起阈值电压不稳定和栅介质击穿性能变差.迄今为止对硼扩散退化薄栅介质可靠性的认识并不是很明朗,为此本文考察了硼扩散对薄栅介质击穿电荷和Fowler-Nordheim (FN)电应力产生SiO2/Si界面态的影响.     

一种无栅氧化物介电强度退化的二硅化钼/薄多晶硅栅新工艺

本文详细地分析了高温退火后在二硅化钼/薄n~+多晶硅(<1000A)栅结构中栅氧化层介电强度退化的情况。同时分析了栅氧化层绝缘特性和多晶硅中磷浓度、多晶硅原生氧化物,二硅化钼薄层电阻等各方面因素之间的关系,给出了二硅化钼、多晶硅、栅氧化物结构扫描电子显微镜、透射电子显微镜的观测结果。通过分析得出下列结论:高温退火时,在有阻挡层存在的情况下(阻挡层指二硅化钼淀积之前所形成的多硅上原生的厚氧化物),多晶硅与硅化钼局部作用会透过薄多晶硅层造成栅氧化物的损坏。根据分析结果,我们研究了一种没有介电强度退化的Mosi_2/薄Poly—si栅工艺。该工艺将二硅化钼直接淀积到未掺杂多晶硅上,从而控制多晶硅原生氧化物的生长,然后再将磷注入到二硅化钼中。这种工艺提供了很好的栅氧化层介电强度(薄到500A的多晶硅栅器件也是如此),易干法腐蚀,不产生多晶硅钻蚀,器件特性稳定,比通常的多晶硅栅工艺可靠性好。     

恒电流应力引起HfO2栅介质薄膜的击穿特性

利用磁控溅射的方法在p-Si上制备了高k(高介电常数)栅介质HfO2薄膜的MOS电容,对薄栅氧化层电容的软击穿和硬击穿特性进行了实验研究.利用在栅极加恒电流应力的方法研究了不同面积HfO2薄栅介质的击穿特性以及击穿对栅介质的I-V特性和C-V特性的影响.实验结果表明薄栅介质的击穿过程中有很明显的软击穿现象发生,与栅氧化层面积有很大的关系,面积大的电容比较容易发生击穿.分析比较了软击穿和硬击穿的区别,并利用统计分析模型对薄栅介质的击穿机理进行了解释.     

金属栅/高k基FinFET研究进展

对比传统的平面型晶体管,总结了三维立体结构FinFET器件的结构特性。结合MOS器件栅介质材料研究进展,分别从纯硅基、多晶硅/高k基以及金属栅/高k基三个阶段综述了Fin-FET器件的发展历程,分析了各阶段FinFET器件的材料特性及其在等比缩小时所面临的关键问题,并着重从延迟时间、可靠性和功耗三方面分析了金属栅/高k基FinFET应用于22 nm器件的性能优势。基于短沟道效应以及界面态对器件性能的影响,探讨了FinFET器件尺寸等比缩小可能产生的负面效应及其解决办法。分析了FinFET器件下一步可能的发展方向,主要为高迁移率沟道材料、立体型栅结构以及基于新原理的电子器件。     

恒电流应力引起HfO_2栅介质薄膜的击穿特性

利用磁控溅射的方法在p- Si上制备了高k(高介电常数)栅介质Hf O2薄膜的MOS电容,对薄栅氧化层电容的软击穿和硬击穿特性进行了实验研究.利用在栅极加恒电流应力的方法研究了不同面积Hf O2 薄栅介质的击穿特性以及击穿对栅介质的I- V特性和C- V特性的影响.实验结果表明薄栅介质的击穿过程中有很明显的软击穿现象发生,与栅氧化层面积有很大的关系,面积大的电容比较容易发生击穿.分析比较了软击穿和硬击穿的区别,并利用统计分析模型对薄栅介质的击穿机理进行了解释     

高性能亚100nm栅长氮氧叠层栅介质难熔W/TiN金属栅电极CMOS器件

在国内首次将等效氧化层厚度为1.7nm的N/O叠层栅介质技术与W/TiN金属栅电极技术结合起来,用于栅长为亚100nm的金属栅CMOS器件的制备.为抑制短沟道效应并提高器件驱动能力,采用的关键技术主要包括:1.7nm N/O叠层栅介质,非CMP平坦化技术,T型难熔W/TiN金属叠层栅电极,新型重离子超陡倒掺杂沟道剖面技术以及双侧墙技术.成功地制备了具有良好的短沟道效应抑制能力和驱动能力的栅长为95nm的金属栅CMOS器件.在VDS=±1.5V,VGS=±1.8V下,nMOS和pMOS的饱和驱动电流分别为679和-327μA/μm.nMOS的亚阈值斜率,DIBL因子以及阈值电压分别为84.46mV/dec,34.76mV/V和0.26V.pMOS的亚阈值斜率,DIBL因子以及阈值电压分别为107.4mV/dec,54.46mV/V和0.27V.结果表明,这种结合技术可以完全消除B穿透现象和多晶硅耗尽效应,有效地降低栅隧穿漏电并提高器件可靠性.     

A High Performance Sub-100nm Nitride/Oxynitride Stack Gate Dielectric CMOS Device with Refractory W/TiN Metal Gates

在国内首次将等效氧化层厚度为1.7nm的N/O叠层栅介质技术与W/TiN金属栅电极技术结合起来,用于栅长为亚100nm的金属栅CMOS器件的制备.为抑制短沟道效应并提高器件驱动能力,采用的关键技术主要包括:1.7nm N/O叠层栅介质,非CMP平坦化技术,T型难熔W/TiN金属叠层栅电极,新型重离子超陡倒掺杂沟道剖面技术以及双侧墙技术.成功地制备了具有良好的短沟道效应抑制能力和驱动能力的栅长为95nm的金属栅CMOS器件.在VDS=±1.5V,VGS=±1.8V下,nMOS和pMOS的饱和驱动电流分别为679和-327μA/μm.nMOS的亚阈值斜率,DIBL因子以及阈值电压分别为84.46mV/dec,34.76mV/V和0.26V.pMOS的亚阈值斜率,DIBL因子以及阈值电压分别为107.4mV/dec,54.46mV/V和0.27V.结果表明,这种结合技术可以完全消除B穿透现象和多晶硅耗尽效应,有效地降低栅隧穿漏电并提高器件可靠性.     

多晶硅栅光刻前后注F对MOS器件辐射特性的影响

分析研究了Ｈ２＋Ｏ２合成栅氧化、多晶硅栅光刻前后注Ｆ和Ｐ的沟和Ｎ沟ＮＯＳＦＥＴ，在最劣γ辐照偏置下的阈电压和Ｉｄｓ－Ｖｇｓ亚阈特性的辐射影响应。结果表明，多晶硅栅光刻前注Ｆ比光刻后注Ｆ和未注Ｆ，具有更强的抑制辐射感生氧化物电荷积累和界面态生长的能力。其辐射敏感性的降低可能归结为ＳｉＯ２栅介质和Ｓｉ／ＳｉＯ２界面附近Ｆ的浓度相对较大以及栅场介质中Ｆ注入缺陷相对较少所致。     

基于双栅PMOSFET模型的硼穿通分析方法

随着栅氧化层厚度的不断减小,硼穿通问题变得越来越严重.特别是在表面沟道器件中,非常容易出现硼穿通现象.为了减小P型多晶硅栅电极中硼穿通的影响,需要明确多晶硅栅电极中硼穿通与栅氧化层厚度之间的关系.提出的双栅PMOSFET模型将P型多晶硅栅极与N型多晶硅栅极的功函数之差与阈值电压差值进行对比,完成了硼穿通的判定.通过优化热氧化条件,采用N2O热处理,能够有效改善薄栅氧化层PMOSFET中的硼穿通问题.     

高k栅介质/金属栅结构CMOS器件的等效氧化层厚度控制技术

随着CMOS器件特征尺寸的不断缩小,绝缘栅介质层也按照等比例缩小的原则变得越来越薄,由此而产生的栅漏电流增大和可靠性降低等问题变得越来越严重。传统的SiO2栅介质材料已不能满足CMOS器件进一步缩小的需要,而利用高介电常数栅介质(高k)取代SiO2已成为必然趋势。综述了国内外对纳米尺度CMOS器件高k栅介质的等效氧化层厚度(EOT)控制技术的一些最新研究成果,并结合作者自身的工作介绍了EOT缩小的动因、方法和展望。     

MOS VLSI难熔栅述评

随着芯片尺寸和集成电路密度的不断增加,多晶硅互连线的电阻限制了总的电路性能。本文将对用于增强或代替多晶硅的难熔栅的现状进行评论。所讨论的栅结构有单层难熔金属栅及金属硅化物栅和含有硅化物的多晶硅-金属复合结构栅。探讨的一般问题包括:和现行MOS工艺的相容性,长期可靠性和按比例缩小到亚微米工艺的能力。涉及的具体问题有:难熔金属栅的钝化,和应力有关的难熔栅的粘附性,多晶硅化物的图形形成和自对准硅化物结构的选择形成。对用或未用难熔栅的具有当代工艺水平的256K动态RAM电路也作了评论。最后研究了难熔栅工艺的发展前途。