集成电路采用银铜锡合金进行气密封装

引言 集成电路气密封装是电路生产中最后一道关键性的工序,为了得到长寿命、高可靠性、特别是国防工程上使用的电路器件,必须进行金属气密封装,即要求电路封装后不漏气。我国因气密封装技术未及时解决,过去曾有不少电路产品,在存放和使用过程中,由于漏气而性能变化损坏,甚至影响使用这些器件的军工项目的进行。     

气密封装外壳内氢含量检测研究

针对氢气作为气密性封装外壳中常见的内部气氛对电子元器件的性能、寿命及可靠性的破坏性影响,通过对封装外壳的材料及制造工艺进行分析,提出确定外壳内部氢气含量温度条件和时间条件的原则和方法,指导气密封装外壳内氢气含量的测试。     

金属外壳引线键合可靠性研究

引线键合以工艺简单、成本低廉、适合多种封装形式的优势,在连接方式中占主导地位。其中把内部电路与金属外壳内引线柱之间的连接称为引线键合,目前90%以上的封装管脚采用引线键合连接。引线键合强度和可靠性不仅与键合工艺有关（比如键合工艺参数、键合设备、操作技能等因素）,而且与外壳引线的镀覆结构、镀层厚度、内引线柱高度等因素密切相关。文章简要介绍了引线键合工艺的基本原理,通过试验分析并比较了金属外壳镀覆结构、镀层厚度、内引线柱高度对键合可靠性的影响,提出了优化键合可靠性的外壳设计原则。     

微波组件用镀镍壳体的烧结性能研究

用荧光厚度分析仪、X光透视、扫描电子显微镜/能谱仪及切片分析等手段研究了不同镀镍壳体的烧结性能。结果表明,不同镀镍类型的镀层可焊性不同,电镀暗镍可焊性最差,电镀氨基磺酸镍和化学镀NiP的可焊性相对较好。SnAgCu焊料与镀镍壳体润湿较好,基片烧结空洞率较低,烧结界面与壳体及基片和玻璃绝缘子结合致密,玻璃绝缘子烧结的密封检漏通过率达90%。温度冲击后,烧结界面无明显分层和裂纹出现,镀镍壳体试制样品的电性能满足设计要求。     

气密性陶瓷封装PIND失效分析及解决方案

气密性陶瓷封装腔体内的自由粒子会严重影响到器件的可靠性。减少封装腔体内自由粒子数量,提高PIND合格率是气密性封装的主要技术之一。文章就陶瓷外壳封装集成电路PIND失效进行了分析,指出其主要原因,如外壳内部有瓷颗粒、芯片边缘未脱落的硅碴(屑)、芯片边沿的粘接材料卷起、脱落的粘接材料碎片、键合丝(或尾丝)、悬伸的合金焊料、封帽飞溅的合金焊料、平行缝焊打火飞溅的焊屑等,并提出了在封装工艺过程中如何对可能产生自由粒子的因素采取有效预防措施。最终使电路的粒子碰撞噪声检测合格品率达到98%以上,达到实际应用要求。     

密封测试中盖板结构对器件应力影响的有限元分析

针对器件在密封检测过程中的失效现象,采用ABAQUS有限元模拟软件,建立失效器件外壳的密封试验三维仿真模型,分别对失效结构封装件和改进结构封装件进行密封测试环境下的应力计算分析。计算结果从理论上解释了失效结构在密封试验时易出现严重的因瓷件微裂纹或开裂引起的失效现象。盖板的结构直接影响外壳整体应力的形式,通过结构调整,封装件薄弱区(外壳瓷件区域)的拉应力仅为原结构的63.3%,表明通过盖板结构的改进可有效避免该类失效现象,对封装可靠性的设计有一定的指导意义。     

基于有限元的晶体振荡器PIND振动仿真分析

PIND试验可有效检查气密封装元器件内部是否存在可动多余物,但对晶体振荡器进行PIND试验时,由于其内部工艺结构的特殊性,容易造成误判。为研究其内部特殊结构对PIND试验结果的影响,在此利用ANSYS有限元分析软件的LS-DYNA模块,通过建立晶体振荡器的有限元模型,仿真其PIND试验的振动过程。从应力角度分析晶体振荡器内部物理结构：弹簧与自由颗粒的振动对腔体内壁的影响,对比得出晶体振荡器的PIND可适性参考结论。     

准气密空腔型外壳的封装技术

基于非陶瓷、金属等材料的空腔型封装是近年来兴起的一种非气密或准气密封装技术。这种封装技术采用环氧树脂或液晶聚合物等塑料材料制作空腔型外壳,相对于陶瓷、金属等无机材料而言,基于塑料材质的空腔型外壳具有重量轻、介电常数低等优势,目前已经在射频电子、便携式产品中得到了应用。介绍了3种类型的空腔型外壳及相应的盖板密封技术,并对空腔型外壳的准气密封装技术在国内的应用进行了展望。     

不同镀层结构的金属外壳盐雾试验分析

集成电路外壳的抗盐雾腐蚀能力是由材料、冶金、电镀工艺及镀层结构等多种因素决定的。对三种底材的三种镀层结构进行抗盐雾对比试验,并对三种结构的失效概率进行了统计分析。结果表明,在镀层达到一定厚度后,采用镍与金的交叉镀层结构抗盐雾能力最强,最差的是镍层加金层结构的镀层外壳。     

AZ91D化学镀Ni-P结构耐蚀性研究

利用金相、SEM、TEM、XRD、盐雾、电化学测量系统研究了镁合金AZ91D的化学镀Ni-P镀层组织结构及耐蚀性能,结果表明,化学镀镍层为胞状致密结构,镀层厚度均匀,与基体结合良好.P的质量分数为6.68%,为中P镀层,镀层阻抗为0.6 Ω,镀层组织为非晶加少量微晶;镀层耐腐蚀性能良好,连续盐雾8 h未出现腐蚀斑点.盐雾腐蚀速率明显低于基体的腐蚀速率.化学镀镍磷层的最小腐蚀电流密度为4.52μA/cm2,腐蚀电位为-250 mV.低于200℃退火,镀层的耐腐蚀性能有所提高,而高于200℃退火,其耐腐蚀性能随温度提高而降低.     

混合型超级电容器的封装结构及其温度场研究

利用有限元分析方法模拟了内部温度场的分布;分析了不同的封装结构对混合型超级电容器传热过程的影响。结果表明:当沿着轴向和径向的传热比例达到平衡时,内部温度场分布均匀,散热效果最佳。以此为依据,结合电气性能参数,进一步确定了混合型超级电容器封装的最佳形式为三个单元。     

埋置型叠层微系统封装技术

包含微机电系统(MEMS)混合元器件的埋置型叠层封装,此封装工艺为目前用于微电子封装的挠曲基板上芯片(COF)工艺的衍生物。COF是一种高性能、多芯片封装工艺技术,在此封装中把芯片包入模塑塑料基板中,通过在元器件上形成的薄膜结构构成互连。研究的激光融除工艺能够使所选择的COF叠层区域有效融除,而对封装的MEMS器件影响最小。对用于标准的COF工艺的融除程序进行分析和特征描述,以便设计一种新的对裸露的MEMS器件热损坏的潜在性最小的程序。COF/MEMS封装技术非常适合于诸如微光学及无线射频器件等很多微系统封装的应用。     

高密度3-D封装技术的应用与发展趋势

高密度3-D封装技术是国内外近几年飞速发展的微电子封装技术。它在2-D平面基础上向立体化发展,实现了一种新的更高层次的混合集成,因而具有更高的组装密度、更强的功能、更优的性能、更小的体积、更低的功耗、更快的速度、更小的延迟等优势。该技术正在加速未来电子整机系统的微小型化。主要介绍了近年来3-D封装应用状况和一种新型的封装技术——系统上封装SOP(System-on-Package)。     

埋置型叠层微系统封装技术

包含微机电系统(MEMS)混合元器件的埋置型叠层封装,此封装工艺为目前用于微电子封装的挠曲基板上芯片(COF)工艺的衍生物.COF是一种高性能、多芯片封装工艺技术,在此封装中把芯片包入模塑塑料基板中,通过在元器件上形成的薄膜结构构成互连.研究的激光融除工艺能够使所选择的COF叠层区域有效融除,而对封装的MEMS器件影响...     

An embedded overlay concept for microsystems packaging

An embedded overlay concept for packaging hybrid components containing microelectromechanical systems (MEMS) is described. This packaging process is a derivative of the chip-on-flex (COF) process currently used for microelectronics packaging. COF is a high performance, multichip packaging technology in which die are encased in a molded plastic substrate and interconnects are made via a thin-film structure formed over the components. A laser ablation process has been developed which enables selected areas of the COF overlay to be efficiently ablated with minimal impact to the packaged MEMS devices. Analysis and characterization of the ablation procedures used in the standard COF process was performed to design a new procedure which minimized the potential for heat damage to exposed MEMS devices. The COF/MEMS packaging technology is well-suited for many microsystem packaging applications such as micro-optics and radio frequency (RF) devices.     

A Microfluidic Packaging Technique for Lab-on-Chip Applications

In this paper, we address the often-neglected challenges of microfluidic packaging for biochemical sensors by proposing an efficient direct-write microfluidic packaging procedure. This low-cost procedure is performed through a programmable dispensing system right after a routine electronic packaging process. In order to prove the concept, the simulation, fabrication and chemical testing results of implemented hybrid system incorporating microelectronics and microfluidics are also presented and discussed.      

Hybrid microelectronics: Old hat for new times?

The proliferation of hybrid techniques, which are adapting to new demands in automotive electronics, household appliances, packaging structures for the VHSIC program, and many other applications, is examined. Thick- and thin-film materials, design, and processing are described and compared. The use of multilayer ceramic systems and advances in power hybrids and hybrid microwave integrated circuits are discussed     

Power hybrids-developments in packaging technology

A power hybrid is any circuit solution that dissipates more than 5 W/in² and incorporates more than one packaging technology. There are a number of developments now used in manufacturing power hybrids, and a key one is direct-bonded-copper isolation-substrate technology. The author describes this technique as well as heavy wire bonding and other techniques. The mixing of packaging technologies is discussed and the application of power hybrids to power supplies and uninterruptible power supplies is described     

新型微元件组装技术--流体自组装

随着电子产品向便携式方向发展,其中元件的尺寸逐渐变小,组装密度迅速提高,这使得与组装系统材料表面相关的范德华力、表面张力和静电引力等成了主要作用力,它们阻止了传统的拾放装置对微元件进行的操作。目前新型的流体自组装技术有望解决微元件组装面临的困难,它具有对大批量微元件在三维空间上并行地、精确地对位组装的能力。根据微元件在基板组装位置上的对位方式,本文将流体自组装分为三类:外形匹配式对位的流体自组装、粘结剂导向式对位的流体自组装和混合对位模式的流体自组装,并分别对其做了详细的介绍,文章最后展望了流体自组装技术的发展趋势。     

混合电路基板与外壳的共晶焊技术

文章简要介绍了混合电路基板与外壳共晶焊的几个关键工艺步骤,其中包括共晶焊设备的选用、焊料的选择、夹具的设计制作、共晶温度曲线的设置以及共晶实验等。文章对实现多芯片共晶同样具有一定的指导意义。