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利用CMOS/SOI工艺在4英寸SIMOX材料上成功制备出沟道长度为1μm、器件性能良好的CMOS/SOI部分耗尽器件和电路,从单管的开关电流比看,电路可以实现较高速度性能的同时又可以有效抑制泄漏电流.所研制的51级CMOS/SOI环振电路表现出优越的高速度性能,5V电源电压下单门延迟时间达到92ps,同时可工作的电源电压范围较宽,说明CMOS/SOI技术在器件尺寸降低后将表现出比体硅更具吸引力的应用前景. 相似文献
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利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。 相似文献
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对功率器件中常用的体连接技术进行了改进,利用一次硼离子注入技术形成体连接.采用与常规1μm SOI(硅-绝缘体)CMOS工艺兼容的工艺流程,在SIMOX SOI片上制备了LDMOS结构的功率器件.器件的输出特性曲线在饱和区平滑,未呈现翘曲现象,说明形成的体连接有效地抑制了部分耗尽器件的浮体效应.当漂移区长度为2μm时,开态击穿电压达到10V,最大跨导17.5mS/mm.当漏偏压为5V时,SOI器件的泄漏电流数量级为1nA,而相应体硅结构器件的泄漏电流为1000nA.电学性能表明,这种改善的体连接技术能制备出高性能的SOI功率器件. 相似文献
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研究了0.8μm部分耗尽绝缘体上硅(PDSOI)CMOS器件和电路,开发出成套的0.8μmPDSOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路.其中,当工作电压为5 V时,基于浮体SOI CMOS技术的0.8μm 101级环振单级延时为49.5 ps;基于H型栅体引出SOI CMOS技术的0.8μm 101级环振单级延时为158 ps.同时,对PDSOI CMOS器件的特性,如浮体效应、背栅特性、反常亚阈值斜率、击穿特性和输出电导变化等进行了讨论. 相似文献
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对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps 相似文献
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全耗尽CMOS/SOI工艺 总被引:9,自引:6,他引:3
对全耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套全耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :氮化 H2 - O2 合成薄栅氧、双栅和注 Ge硅化物等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、2 0 0 0门门海阵列等 ) ,其中 ,n MOS:Vt=0 .7V,Vds=4 .5~ 5 .2 V,μeff=4 6 5 cm2 / (V· s) ,p MOS:Vt=- 0 .8V ,Vds=- 5~ - 6 .3V,μeff=2 6 4 cm2 / (V· s) .当工作电压为 5 V时 ,0 .8μm环振单级延迟为 4 5 ps 相似文献
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对1.2μ薄膜全耗尽SOI CMOS(TFD SOI CMOS)器件和电路进行了研究,硅膜厚度为80nm。器件采用LDD结构,以提高击穿电压、抑制断沟道效应和热载流子效应;对沟道掺杂能量和剂量进行了摸索,确保一定的开启电压和器件的全耗尽;为了减小“鸟嘴”,进行了PBL(Poly-Buffered LOCOS)隔离技术研究;溅Ti硅化物技术,使方阻过大问题得以解决。经过工艺流片,获得了性能良好的器件和电路。 相似文献
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利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。 相似文献
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0.6可用于光纤用户网的0.6μmCMOS激光驱动器 总被引:3,自引:0,他引:3
基于国内的CMOS技术和EDA工具以及全定制的设计方法,采用无锡华晶上华(CSMC-HJ)0.6μm CMOS技术实现了可工作于155Mb/s、622Mb/s的激光驱动器.该激光驱动器在50Ω负载上输出电流摆幅从0到50mA可调.在输出级3V直流偏置时最大输出电压摆幅可达2.5Vpp.输出电压脉冲的上升、下降时间分别小于471ps和444ps.四个工作速率下均方根抖动都小于30ps.电路在5V单电源供电时功耗小于410mW.芯片测试结果表明,该激光驱动器达到了世界同类集成电路的水平. 相似文献
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对部分耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套部分耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :PBL (Poly- Buffered L OCOS)隔离、沟道工程和双层布线等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、 5 0 0 0门门海阵列和 6 4K CMOS/ SOI静态存储器 ) .其中 ,NMOS:Vt=1.2 V ,BVds=7.5— 9V ,μeff=42 5 cm2 / (V· s) ,PMOS:Vt=- 0 . 9V,BVds=14— 16 V,μeff=2 40 cm2 /(V· s) ,当工作电压为 5 V时 ,0 .8μm环振单级延迟为 10 6 ps,SOI 6 4K CMOS静态存储器数据读取时间为 40 ns 相似文献
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对全耗尽CMOS/SOI工艺进行了研究,成功地开发出成套全耗尽 CMOS/SOI抗辐照工艺.其关键工艺技术包括:氮化H2-O2合成薄栅氧、双栅和注Ge硅化物等技术.经过工艺投片,获得性能良好的抗辐照CMOS/SOI器件和电路(包括101级环振、2000门门海阵列等),其中,nMOS:Vt=0.7V,Vds=4.5~5.2V,μeff=465cm2/(V*s),pMOS:Vt=-0.8V,Vds=-5~-6.3V,μeff=264cm2/(V*s).当工作电压为5V时,0.8μm环振单级延迟为45ps. 相似文献