锁相环路的宽带调频技术

根据工程需要探讨了发射机调频源锁相环路的宽带调频的实现方式，并对调频锁相环路关键电路的实现做了有意义的分析和讨论，最后提出了利用电荷泵电路来改进环路的宽带调频特性，对于PCM发射机的设计具有一定的参考价值。     

一种C波段低相噪锁相频率合成器

在较详细分析常规移频数字锁相频率合成器的基础上,提出了一种C波段低相噪频率合成方法,并进行了分析、讨论,最后给出了研制结果。     

自偏置锁相环的相位噪声分析

自偏置锁相环被提出以来,被认为能够以简单的电路结构降低锁相环的环内分频比从而改善环路带宽内的相位噪声。从噪声的相关性出发,分析了信号经过自偏置电路后对相位噪声的影响,并通过计算自偏置锁相环的相位传递函数得到其相位噪声模型,对比于传统单环式锁相环结构,其环内分频比并未降低。通过设计一2. 28～2. 52GHz 的自偏置锁相环,对其相位噪声进行测试并与传统单环和偏置式锁相环进行比较,测试结果也表明自偏置锁相技术并不能降低锁相环的带内相位噪声。     

低杂散锁相环中鉴频鉴相器与电荷泵的设计

采用TSMC 0.18 μm 混合CMOS工艺,设计了一种应用在1.571 GHz GNSS接收机中低杂散锁相环的鉴频鉴相器与电荷泵电路。鉴频鉴相器采用两相非重叠时钟结构和延时可控电路,实现了鉴频鉴相器的延时失配最小化和导通时间可调,在降低杂散的同时消除死区。电荷泵采用4路控制信号和1路可控充电和放电电路,有效地优化了电流失配和电荷泵电流的大小,进一步降低锁相环的杂散。测试结果表明,在电源电压为1.8 V,电荷泵电流为100 μA 时,延时失配和充放电电流失配近似为0,杂散为－71.77 dBc@16.375 MHz。     

一种低相位噪声2N分频器的设计

介绍了一种低相位噪声2N分频器的设计。该电路采用0.35μm BiCMOS SiGe工艺制作。1 kHz频偏下的相位噪声为-150 dBc/Hz,大大低于传统的分频器;在-55~125℃温度范围内,电路的工作频带为20 MHz~2.4 GHz,功耗电流约40 mA。数据输入端S0、S1、S2控制电路的分频比在21~28间变化,数据输入端与TTL/CMOS电平兼容。     

锁相频率合成方式的VHF电视差转机本振系统

本文介绍了用锁相频率合成技术构成电视差转机本振系统的原理和设计,讨论了有关理论和实践问题。已研制成功的硬件系统表明,该系统频率稳定度高,具有与晶振相同的数量级,频道转换迅速、可程控,且结构简单,经济可靠,可替代传统方式的本振。     

一种530 MHz低功耗锁相倍频集成电路的研制

为适应星载测控系统小型化、集成化和低功耗的需要，根据国内集成电路工艺条件，设计并制作了一种特高频锁相倍频集成电路。其最高工作频率大于530MHz，功耗小于60mW。介绍了该集成电路的电路原理、工艺和版图的设计方法。     

S频段锁相频率合成器的设计

介绍了小数式锁相频率合成器的设计方法及相关理论,分析了影响锁相环相位噪声的主要因素并设计了环路滤波器和Wilkinson功率分配器。由实验结果可知,小数式锁相频率合成器具有很好的相位噪声和较高的频率分辨率。     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

基于级联式偏置锁相环的低相噪宽带频率合成器*

为提高锁相环的相位噪声性能,本文设计了一种级联式偏置锁相环来实现宽带低相噪频率合成器,通过理论分析得到其相位噪声模型,证明了该技术能够有效地降低锁相环路中鉴相器的噪声基底,并且混频交互调产生的所有杂散可由环路滤波器抑制,从而将窄带高频谱纯度信号扩展为宽带高频谱纯度信号。基于该技术提出了2GHz ~5GHz 的低相噪宽带频率合成器方案,并对其相位噪声指标进行了分析。理论与实验结果表明,相比于传统的小数分频式锁相环方案,该方案的带内相位噪声有明显改善。     

低相噪超多频段VCO宽带锁相环的研究

为了解决宽带锁相环设计中相位噪声和输出频率范围的矛盾,分析并设计了一种基于超多频段压控振荡器(VCO)锁相环的方案。该方案通过降低VCO的频率灵敏度和每个VCO 配置LC矩阵等效多个VCO的方法,使VCO在保证输出的频率范围的同时,优化了相位噪声。实验结果发现,该方案可以使锁相环在保证较大的输出频率范围前提下拥有更低的相位噪声。     

宽带锁相扫频源设计

根据给出的扫频源设计指标,对PLL＋DDS常用组合方式DDS激励PLL和PLL内插DDS进行了分析比较,确定了一种将两种组合方式的优点充分结合起来新的组合设计方案,并对这种方案进行了可行性分析.分析表明,这种组合方式有效地减小了倍频次数N,实现了宽带低相位噪声,同时利用DDS的超高频率分辨率、高频率精确度、容易实现程控等优点与锁相环良好的窄带跟踪滤波特性相结合,实现了细步长、可程控的宽带扫频功能.实验结果证明了方案的正确性.     

使用新注入锁定技术的低相位噪声正交振荡器

提出了一种利用新注入锁定技术的低相位噪声正交振荡器,激励信号直接注入子谐波振荡器的共源连接点.原理上,正交振荡器的相位噪声性能会比子谐波振荡器的相位噪声性能好.该正交振荡器已经采用0.25μmCMOS工艺实现,测试结果表明该正交振荡器的振荡频率约为1.13GHz,在偏离振荡频率1MHz处的相位噪声约为-130dBc/Hz.该振荡器采用2.5V电源电压,消耗的电流约为8.0mA.     

Low Phase Noise Quadrature Oscillators Using New Injection Locked Technique

A low phase noise quadrature oscillator using the new injection locked technique is proposed.The incident signal is directly injected into the common-source connection of the sub-harmonic oscillator.In principle,the phase noise performance of the quadrature output is better than the sub-harmonic oscillator itself.The quadrature oscillator is implemented in a 0.25μm CMOS process.Measurements show the proposed oscillator could achieve a phase noise of -130dBc/Hz at 1MHz offset from 1.13GHz carrier while only drawing an 8.0mA current from the 2.5V power supply.     

星间相干光通信中的光学锁相环

在相干体制下,二进制相移键控(BPSK)信号调制的零差接收机可实现理论上的最高灵敏度,是星间相干光通信的研究和应用重点.零差接收机要求本振波和信号波严格相位同步,常用的相位同步技术是光学锁相环(OPLL).阐述了光学锁相环的基本原理,介绍了近20年来光学锁相环的发展,在此基础上总结了各种类型锁相环的性能和适用范围.回顾了欧洲国家在星间相干光通信计划中通信终端使用光学锁相环的情况.最后对光学锁相环技术进行了总结,对该技术的前景进行了展望.     

锁相环中高性能电荷泵的设计

设计了一种结构新颖的动态充放电电流匹配的电荷泵电路，该电路利用一种放电电流对充电电流的跟随技术，使充放电电流达到较好匹配，同时，在电荷泵中增加差分反相器，提高电荷泵的速度。采用Istsilicon 0．25μmCMOS工艺进行仿真，结果显示：输出电压在0．3—2．2V之间变化时，电荷泵的充放电电流处处相等。     

基于锁相环电源噪声引起的周期抖动分析

针对电源噪声在时钟电路的锁相环中引起的抖动问题，通过分析周期抖动和相位抖动与电源噪声间的关系，提出了用于预测电源噪声引起的锁相环抖动峰峰值的计算公式。文中预测的抖动峰峰值与HSPICE的仿真结果间的误差最大为3%，说明了文中公式的有效性。     

On the Performance of Digital Phase Locked Loops in the Threshold Region

Extended Kalman filter algorithms are used to obtain a digital phase lock loop structure for demodulation of angle modulated signals. It is shown that the error variance equations obtained directly from this structure enable one to predict threshold if one retains higher frequency terms. This is in sharp contrast to the similar analysis of the analog phase lock loop, where the higher frequency terms are filtered out because of the low pass filter in the loop. Results are compared to actual simulation results and threshold region results obtained previously.     

频率合成相噪相消技术研究

提出了一种新型的基于相位噪声抵消技术的频率合成器设计方法,该方法采用一个相参的锁相环信号在两次频率变换过程中得到输出信号相位噪声的抵消。对相位噪声抵消技术进行了理论分析,并搭建了一个100~2900 MHz 宽带小步进频率源。实验结果表明,在偏离主频10 kHz、100 kHz 处,相位噪声抵消了约20 dB,实验证明该技术对中近区相位噪声抵消效果明显,为超低相噪频率合成器设计提供了一种新的思路。     

新型可编程锁相环锁定检测器设计

采用SMIC0．18μm工艺设计并验证了一种新型可编程锁相环锁定检测器．锁定检测器使用了新型脉宽检测电路将可编程脉宽检测门限与鉴相器输出相位差脉冲的宽度进行对比,并以此做出锁定判断．新型锁定检测器使用了时钟抽取电路以从锁相环参考时钟和反馈时钟中生成系统时钟,保证了在参考时钟丢失的情况下亦能正常工作．测试结果显示锁定检测器工作正常且能够在不同门限下进行准确地判断．