H.264硬件解码核的FPGA实现

针对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.详细介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.该算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

H.264/AVC基本档次编码器时域可伸缩编码的实现

提出一种在H.264/AVC基本档次编码器中实现时域可伸缩编码的方案,该方案通过H.264/AVC标准所提供的多参考帧和内存管理控制操作机制来实现。对于现有的H.264/AVC解码器,不需任何修改,即可直接解码由本方案生成的时域可伸缩码流。     

H.264/AVC基本档次编码器实现时域可伸缩编码的方法

提出一种在H.264/AVC基本档次编码器中实现时域可伸缩编码的方案,该方案通过H.264/AVC标准所提供的多参考帧和内存管理控制操作机制来实现。对于现有的H.264/AVC解码器,不需任何修改,即可直接解码由本方案生成的时域可伸缩码流。     

高清H.264CABAC解码器的优化设计

针对能够在FPGA 上实现实时解码H.264/AVC 高清晰视频序列码流的目标,本文提出了一种基于上下文的自适应二进制算术编码（CABAC）解码器的硬件设计结构,旨在解决解码过程中并行程度低,以及存储资源消耗大的问题.该设计对解码流程中的存储结构和关键路径进行优化,并采用了硬件加速,从而显著地提高了CABAC 的解码效率并充分利用了存储空间.测试结果表明,该方案能够满足H.264/AVC 高级档次高清视频序列实时解码系统的要求.     

H.264的可编程解码器芯片研究

比较了目前H.264编码解码芯片的各种方案,介绍了基于可编程方案的H.264解码芯片及应用电路,并提出了选用多媒体芯片的策略.     

H.264 CABAC加速器的设计

H.264主要档次采用的CABAC熵编码技术在提高视频压缩比率的同时,严重增加了编/解码的计算复杂度,嵌入式系统由于其低成本低功耗的要求,需要专用硬件加速器来进行CABAC编/解码。设计了一个高性能H.264 CABAC硬件加速器,该加速器可配置为编码或解码模式,高效地实现CABAC编/解码操作。通过性能评估实验,在220 MHz时钟频率下,该加速器能够实现平均147 Mbps(1.5 cycle/bit)的编码速度和220 Mbps(1 cycle/bit)的解码速度。与软件实现相比,加速器获得50倍以上的性能提升。     

基于SoC平台的H.264/MPEG-4 AVC解码器设计

提出了一种基于SoC平台的H.264/MPEG-4 AVC解码器设计方案,该方案基于Gaisler Research开发的LEON3 RISC核,采用双总线的流水线结构,具有很高的性价比,通过在Modelsim 6.0下的仿真结果表明,硬件解码部分在200 MHz系统时钟时可以实时解码H.264 High 44 4 profile 4.0 level码流.     

基于S3C6410的实时视频监控系统

介绍了基于ARM微处理器S3C6410的嵌入式视频服务器硬件、软件设计方案.该方案以嵌入式Linux作为操作系统,采用S3C6410自带的编码器MFC对采集到的数字视频进行H.264标准的压缩编码,生成H.264码流.码流经过S3C6410控制器外接的网络芯片DM9000输送到PC机.PC机使用DirectShow技术解码H.264码流,并实现实时视频播放.     

H.264解码在ADDSP-BF533上的实现和优化

首先介绍了H.264解码器结构和解码实现流程;然后重点阐述了H.264解码器在ADDSP-BF533上的实现和优化策略.实验结果表明,H.264解码器的实现方法和优化策略较为有效,能够满足DSP实时解码的需求.     

H.264/AVC视频编码标准中CAVLC解码器的设计

提出了一种应用于H.264/AVC的快速低功耗CAVLC解码器设计方法.对较复杂的几个模块进行了算法和结构上的优化,减少了占用的硬件资源,降低了实现复杂性.仿真结果表明:采用该方法设计的解码器可以正确解码每个变换块中的变换系数,且能在一个时钟周期解出一个句法,完全可以满足H.264视频实时解码的要求.     

高效的H．264指数哥伦布解码器设计

H．264视频压缩标准凭借高压缩比和较好的图像质量，已经作为一种新型的标准被广泛接受。由于H.264的解码复杂度很高，软件实现难以满足实时性的要求，所以需要采用硬件解码。本文提出了一种针对H．264视频编码标准的可变长指数哥伦布码解码的硬件设计结构，给出了一种系统解码时间消耗与系统资源占用较少的硬件设计方案，最后给出了设计最终的仿真以及后端设计的结果。     

H.264指数哥伦布码解码部件的硬件设计和实现

提出了一种针对H.264视频编码标准的变长码-指数哥伦布码解码的硬件设计结构,对传统的桶形移位器进行优化,主要采用基于PLA的并行解码算法以达到实时解码,同时辅助使用串行解码算法降低硬件资源消耗,保证在能够对符合H.264标准baseline Profile的码流实时解码的基础上优化了电路资源,给出实现该硬件结构对应的FPGA仿真结果及其ASIC硬件规模.     

支持H．264高清编解码器的片上系统MG3500

MG3500SoC是支持H．264高清编解码器的片上系统,内部集成一个嵌入式ARM926处理器,支持高清H．264编解码、MPEG-2解码和JPEG编解码。介绍了MG3500SoC的主要性能特点、引脚排列、主要接口功能及在DVR上的应用,以及MG3500SoC及其周围器件的硬件设计,提出了在设计中应注意的问题。     

H.264视频解码的软件优化

介绍了H.264视频解码原理,分析了基于Blackfin533的H.264解码的硬件平台和软件设计流程,重点讨论了C代码优化和汇编优化,最后对去方块滤波算法进行了具体优化,可缩短近10%的解码时间.     

基于Blackfin DSP的H.264解码显示

在简要介绍BF533 DSP开发平台的基础上,着重描述如何对BF533的PPI,DMA等硬件资源进行配置,以及如何将解码器输出的YUV数据按照ITU-R 656帧格式配置成帧后传送到监视器进行显示,实现H.264解码器输出的视频播放。测试结果表明,视频显示播放可以达到实时要求,完成了一个基于低功耗DSP的实时H.264解码器系统,为移动和无线视频的接收终端的实现打下良好的基础。     

基于H．264的全高清解码器解决方案的研究

首先简要地叙述了H．264与其他标准相比所具有的优越性,接着系统地阐述了实现H．264全高清解码器的解决方案,并用JM平台对全高清的视频序列进行了解码测试,验证了软解码器方案不具备实时性,采用硬件解码器才是解决全高清视频解码的途径。     

AVS和H.264通用IDCT模块的建模与验证

H.264和AVS协议在算法上有一定的相似性,IDCT算法的特性说明它适合被用来硬件加速.使用ARM的ESL工具SoC Designer,对AVS和H.264的算法模块IDCT进行复用建模,设计出一个能同时解码AVS和H.264码流的通用解码器的验证模型.     

H.264运动补偿解码在Blackfin533硬件平台上的实现

通过采用C代码优化、DMA技术以及汇编改写等优化措施,在Blackfin533上实现了对H.264解码器中运动补偿解码模块的优化.实验测试结果表明,所采用的优化措施能在很大程度上提高运算效率.     

可重用AVS芯片结构软硬件协同设计

根据软硬件设计思想设计一个结构划分合理的可重用的AVS视频解码器结构.通过ARM平台软件移植,然后使用ARM ESL工具对系统模块性能进行整体评估,然后根据评估结果以及硬件实现复杂度进行软硬件结构的划分,定制软硬件模块接口,从硬件扩展考虑把硬件部分设计为与H.264解码器兼容并用SystemC模拟,最后在SOC Designer 平台做协同验证及仿真.