Q3算法的改进及其在潜在通路分析中的应用

为了克服基于定性仿真的潜在通路的局限性,提出一种改进的Q3算法（ImQ3）,并将其用于潜在通路分析（SCA）．ImQ3对Q3算法作了3方面的改进：定性状态描述的改进,单调约束关系的改进以及步长精炼技术的改进．分别用定性仿真．Q3算法以及ImQ3算法对一个典型电路进行潜在通路分析．统计结果发现,ImQ3算法的正确率达到98％．     

有限状态机模型测试序列生成算法研究

在测试工程学中,应用测试生成树构建测试序列是相关测试方法的基础步骤,在传统测试生成树的基础上加入约束集的概念,使产生的测试生成树符合生产实际。同时在面向状态识别的测试方法中,考虑约束集对所生成状态区分序列的影响,基于带约束的测试生成树产生相应的特征集、状态识别集和UIO序列,提出或者改进了相应的算法。同时将测试方法扩展到了NFSM的情形下,提出了NFSM模型中前缀序列的生成算法和状态识别集的构建算法;结合状态识别矩阵与有限状态机同步乘积,提出在NFSM模型中的适应性测试方法,扩展了FSM应用于测试理论的完备性。建立了相应的测试方法工具集,实现了上述算法,验证了其可行性。最后给出了下一步的工作。     

一种面向微处理器验证的分层随机激励方法*

针对日趋复杂的微处理器功能验证,提出一种基于分层思想的受限随机激励产生方法,通过测试层、场景层、功能层和指令层的多层约束,实现随机激励在不同粒度范围的高度可控性,精炼测试空间,加快验证的收敛速度。采用可配置的功能库,将处理器功能行为单元作为随机激励的构建基础,产生逻辑功能与通信接口结合的随机激励,实现系列处理器的验证复用。CKCore处理器验证的实验结果表明,该方法与受限随机激励相比,在功能覆盖率相同的情况下,激励编写量减少60%;在仿真时间相同的情况下,功能和代码覆盖率分别改善10%和5%以上,有效提高处理器验证的质量和效率。     

什么是Hyper—V R2中的处理器兼容性设置？

处理器使用不同的体系结构和指令集，因此无法在Intel和AMD处理器之间使用Quick或Live Migration工具迁移虚拟机（VM）。默认情况下，你同样不能在相同处理器家族的不同版本间迁移VM，因为虽然两个处理器由相同的公司制造，但它们的功能和指令并不相同。某些应用程序检查处理器功能时，需要执行测试操作，这时候会出现一些问题。如果应用程序检查处理器并确定它使用特定的指令集，然后使用Quick或Live Migration工具将应用程序的VM迁移到不支持特定指令的服务器中，当应用程序调用指令时，程序也许会崩溃。     

用于WCET静态分析的MIPS处理器建模方法研究

为获得安全而紧致的WCET估计,需要考虑执行程序的目标处理器的体系结构特征．Cache、流水线等用于提高性能的技术已经广泛地应用于现代处理器中,如果在静态分析过程中不考虑它们带来的影响,必然会导致WCET过估计．以Petri网作为模型工具,以WCET分析为应用目标构造MIPS处理器的体系结构模型,该方法讨论了各种RISC处理器中常见的体系结构特征的抽象以及它们在Petri网模型中的表示方法．通过实验验证,指令序列在Petri网模型上的模拟执行时间与指令序列在DLXView模拟器上的测试结果具有一致性,表明构建处理器的体系结构Petri网模型是一种有效的指令序列执行时间的静态分析方法．     

指令扩展接口的数据冲突消除

为了解决通用RISC微处理器进行指令扩展时开发难度大的问题,提出一种在处理器上增加指令扩展接口的方法。消除增加指令扩展接口以后的数据冲突是该方法的关键技术。如果不能有效解决数据冲突,将导致处理器运行出错或效率下降。介绍了处理器增加指令扩展接口以后的结构,把处理器通用指令和扩展指令按运算结果产生时刻分为两种类型,分析执行不同类型指令发生数据冲突的情况,最后设计完成数据定向通道。编写程序测试处理器指令扩展和处理数据冲突的功能。测试结果表明,处理器增加指令扩展接口以后能够实现指令扩展并且能够有效处理数据冲突。     

铁路信号安全协议一致性测试序列生成研究

铁路信号安全协议（RSSP-I）是实现高速铁路安全运行的保障,协议一致性测试的核心是生成完备有效的测试序列。针对铁路信号安全协议的实时性要求,提出了带时间约束的FSM（Finite State Machine）模型,并在此模型基础上生成状态的UIO（Unique Input/Output sequences）序列,最后采用基于收敛边的算法生成了较其他算法更短的一致性测试序列,从而提高了测试效率。     

导弹绝缘电阻快速自动化测试仪研制

针对导弹绝缘电阻测试时间长、精度差等不足，提出一种基于C8051的新型快速测试仪设计方案。利用C8051的强大资源结合继电器矩阵实现了多路高精度测试。基于VC＋＋6．0编写的上层测试软件采用DAO数据库技术，实现测试指令与数据的有效管理。最后基于最小二乘法原理实现了测试数据的误差补偿。结果表明，该自动化测试仪具有较高的测试速度和良好的测试精度。目前该系统已成功应用于某导弹的绝缘电阻测试中．     

基于约束的处理器接口随机测试模型

提出了一种处理器接口测试模型，并给出了具体实现方案。该测试模型将仿真测试的方法应用于处理器接口测试，在激励生成中采用基于约束的随机测试生成方法。结果表明，基于约束的处理器接口随机测试模型的覆盖率达到83.68％，能够快速有效地完成处理器接口部件的功能验证。     

基于VelociTI体系结构的DSP指令分配的实现

在设计基于VelociTI体系结构的数字信号处理器过程中,为了高速实现并行指令的分配,提出了一种基于该体系结构的指令分配方法:排序法。该方法结合决策树原理实现取指包指令并行性测试,并将处理器的功能单元按照一个规定的顺序排列,使每一个功能单元与执行包的某一个字段对应,将执行包中的指令根据译码的结果和功能单元的顺序进行重新排序,从而完成指令到功能单元的分配。仿真结果证明该方法是十分有效的。     

Functionally testable path delay faults on a microprocessor

The impact of delay defects on these functionally untestable paths on overall circuit performance involves identification of such paths determining the achievable path delay fault coverage and reducing the subsequent test generation effort. The experimental results for two microprocessors (Parwan and DLX) indicate that a significant percentage of structurally testable paths are functionally untestable     

结合静态分析与动态符号执行的软件漏洞检测方法

动态符号执行是近年来新兴的一种软件漏洞检测方法,它可以为目标程序的不同执行路径自动生成测试用例,从而获得较高的测试代码覆盖率。然而,程序的执行路径很多,且大部分路径都是漏洞无关的,通常那些包含危险函数调用的路径更有可能通向漏洞。提出一种基于静态分析的有导动态符号执行方法,并实现了一个工具原型SAGDSE。该方法通过静态分析识别目标程序中调用危险函数的指令地址,在动态符号执行过程中遇到这些指令地址时收集危险路径约束,再通过约束求解生成走危险路径的测试用例,这些测试用例将更可能触发程序漏洞。实验结果表明了该方法的有效性。     

微处理器功能验证程序生成

根据指令集构造的指令功能、语法格式和语义要求,建立了微处理器指令类型集合和指令操作数集合;以此为基础,为每个指令类型集合构建一个指令生成模型.根据指令生成模型、验证计划等创建微处理器功能验证程序模板,并结合微处理器流水线状态控制部件的有限状态机的基本状态转移路径,提出一种指令序列的功能验证方法.根据程序模板实现功能验证程序伪随机生成.实验结果表明：采用该方法可以高效生成功能覆盖率高、仿真时间短的RISC3200功能验证程序.     

Code-coverage guided prioritized test generation

Most automatic test generation research focuses on generation of test data from pre-selected program paths or input domains or program specifications. This paper presents a methodology for a full solution to code-coverage-based test case generation, which includes code coverage-based path selection, test data generation and actual test case representation in program’s original languages. We implemented this method in an automatic testing framework, eXVantage. Experimental results and industrial trials show that the framework is able to generate tests to achieve program line coverage from 20% to 98% with reduced overall testing effort. Our major contributions include an innovative coverage-based program prioritization algorithm, a novel path selection algorithm that takes into consideration program priority and functional calling relationship, and a constraint solver for test data generation that derives constraints from bytecode and solves complex constraints involving strings and dynamic objects.     

Improving performance and energy efficiency of embedded processors via post-fabrication instruction set customization

Encapsulating critical computation subgraphs as application-specific instruction set extensions is an effective technique to enhance the performance and energy efficiency of embedded processors. However, the addition of custom functional units to the base processor is required to support the execution of custom instructions. Although automated tools have been developed to reduce the long design time needed to produce a new extensible processor for each application, short time-to-market, significant non-recurring engineering and design costs are issues. To address these concerns, we introduce an adaptive extensible processor in which custom instructions are generated and added after chip-fabrication. To support this feature, custom functional units (CFUs) are replaced by a reconfigurable functional unit (RFU). The proposed RFU is based on a matrix of functional units which is multi-cycle with the capability of conditional execution. To generate more effective custom instructions, they are extended over basic blocks and hence, multiple-exits custom instruction and intuition behind it are introduced. Conditional execution capability has been added to the RFU to support the multi-exit feature of custom instructions. Because the proposed RFU has limitations on hardware resources (i.e., connections and processing elements), an integrated mapping-temporal partitioning framework is proposed to guarantee that the generated custom instructions can be mapped on the RFU (mappable custom instructions). Experimental results show that multi-exit custom instructions enhance the performance and energy efficiency by an average of 32% and 3% compared to custom instructions limited to one basic block, respectively. A maximum speedup of 4.9, compared to a single-issue embedded processor, and an average speedup of 1.9 was achieved on MiBench benchmark suite. The maximum and average energy saving are 56% and 22%, respectively. These performance and energy efficiency are obtained at the cost of 30% area overhead.     

Path Analysis and Renaming for Predicated Instruction Scheduling

Increases in instruction level parallelism are needed to exploit the potential parallelism available in future wide issue architectures. Predicated execution is an architectural mechanism that increases instruction level parallelism by removing branches and allowing simultaneous execution of multiple paths of control, only committing instructions from the correct path. In order for the compiler to expose and use such parallelism, traditional compiler data-flow and path analysis needs to be extended to predicated code. In this paper, we motivate the need for renaming and for predicates that reflect path information. We present Predicated Static Single Assignment (PSSA) which uses renaming and introduces Full -Path Predicates to remove false dependences and enable aggressive predicated optimization and instruction scheduling. We demonstrate the usefulness of PSSA for Predicated Speculation and Control Height Reduction. These two predicated code optimizations used during instruction scheduling reduce the dependence length of the critical paths through a predicated region. Our results show that using PSSA to enable speculation and control height reduction reduces execution time from 12 to 68%.     

Generating effective test cases based on satisfiability modulo theory solvers for service‐oriented workflow applications

Web Service Business Process Execution Language (WS‐BPEL) is one of the most popular service‐oriented workflow applications. The unique features (e.g. dead path elimination semantics and correlation mechanism) of WS‐BPEL applications have raised enormous problems to its test case generation, especially in unit testing. Existing studies mainly assume that each path in the control flow graphs that correspond to WS‐BPEL applications is feasible, which always yields imprecise test cases or complicates testing results. The current study tackles this problem based on satisfiability modulo theory solvers. First, a new coverage criterion is proposed to measure the quality of test sets for testing WS‐BPEL applications. Second, decomposition algorithms are presented to obtain test paths that meet the proposed coverage criterion. Finally, this paper symbolically encodes each test path with several constraints by capturing the unique features of WS‐BPEL. These constraints are solved and the test cases (test paths and test data) are obtained with the help of satisfiability modulo theory solvers to test WS‐BPEL applications effectively. Experiments are conducted using our approach and other typical approaches (e.g. message‐sequence generation‐based approach and concurrent path analysis approach) with 10 WS‐BPEL applications. Experimental results demonstrate that the test cases generated by our approach can avoid instantiating idle instance and expose more faults. Copyright © 2015 John Wiley & Sons, Ltd.     

基于断言的模拟矢量自动生成方法

VLSI模拟验证的一个关键问题是需要大量的模拟矢量来验证各种可能情况下设计的正确性.采用断言作为模拟验证的功能模型,提出和实现了一种基于断言的模拟矢量自动生成方法.针对要触发的断言,首先对设计进行化简,通过决策图模型将初始输入传播到断言,并将传播过程和断言条件一起转化成CLP约束,最后求解CLP约束生成模拟矢量.该方法的优势在于运用了字级(word-level)约束求解技术,能统一处理控制电路和数据通路间的数据传播,求解效率高;基于功能模型的模拟矢量生成技术,模拟矢量生成目标更明确;与动态加速技术相结合,使搜索过程效率更高;设计化简技术的运用使搜索过程计算复杂度只与断言有关.实验结果表明,该方法能快速找到并定位设计中的错误,生成模拟矢量效率更高.     

基于微指令覆盖的最小指令集测试算法

着重讨论了如何利用微处理器中的自测试设计来缩短功能测试序列的长度,首先,依据指令的表示模型,将指令测试分成微指令序列和微指令执行两个测试层次,提出了一个基于微指令覆盖的最小指令集测试算法,只需检测指令集的子集就能达到指令测试的目的。然后,通过定义指令的测试代价和测试效率,提出了一个可以有效地选择最小测试指令集的方法,最后,将算法应用于ＮＲＳ４０００微处理器的功能测试,仅为传统的全指令集测试序列的３     

基于FPGA快速实现定制化RISC-V处理器

随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,按照增加自定义指令、扩展ALU功能单元、连接控制信号和数据通路、FPGA原型验证、定制交叉编译环境和应用程序测试的流程,基于FPGA快速实现了定制化RISC-V处理器。以加速矩阵运算为例,基于FPGA在开源IP蜂鸟E203上设计了一条计算向量内积的自定义指令,并在FPGA上进行了原型验证。应用测试程序表明,定制化的RISC-V处理器的计算性能有显著提升,矩阵乘法运算的性能加速比达到了5.3～7.6。