基于复数基的RS译码器的FPGA优化实现

研究了复数基表示GF(2^8)域元素时RS编译码问题，首先讨论了GF(2^8)域标准基与复数基之间的相互转换，然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原理和框图。     

基于FPGA的RS码译码器的设计

介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器的设计与实现。测试表明,该译码器性能优良,适用于高速通信。     

RS(255,223)编译码器的设计与FPGA实现

介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器.编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构.同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

一种RS码编译码器的FPGA实现方法

介绍了RS[255,223]编译码器的FPGA设计和基于线形反馈移位寄存器的编码器设计,以及由伴随式计算、关键方程求解、钱氏搜索、Forney算法等功能模块组成的译码器。为了实现简单高效的译码器,给出了一种改进的BM算法,该算法避免了求逆运算,提高了译码器处理速度及其硬件可实现性,并给出了仿真时序图。     

RS码的实际应用及编译码器设计实现

RS码(Reed-Solomon码)是一类具有很强纠错能力的多进制BCH码,广泛应用于通信和数据存储系统以便进行差错控制。鉴于RS码的广泛使用,其盲识别算法的研究也具有实际意义,可以帮助人们在信息截获、信息对抗和智能通信等领域取得重要突破。目前关于RS码编译码算法的研究已经有相当长的一段时间,其相关的理论算法已相对成熟,这里重点介绍RS码在实际中的具体应用及RS码编码算法和BM(Berlekamp-Massey)译码算法。在软件仿真实现方面,尽管MATLAB软件自带RS码编译码相关函数,还是要通过自编函数仿真实现RS码编译码器,以便于查看中间运算结果。     

改进BM算法的高速RS译码器方案及其FPGA实现

介绍了一种高速的RS译码器的结构方案。由于一般BM算法的实现结构不规则,以及延时过长的缘故,在VLSI的设计中,广泛采用的是eE算法,采用的改进BM算法,使得BM算法的实现结构规则,并且延时更小。另外还采用了一种新的有限域乘法结构,有规则的结构,易于HDL语言实现。     

基于FPGA的RS(204,188)译码器的设计与仿真

RS码一般在通信系统、数字电视和计算机存储系统中应用较为广泛。例如:DVB信道编/解码采用RS(204,188);ATM网络中经常使用RS(128,124)作为前向纠错编码。文章主要以DVB标准中的RS(204,188)译码器为例,详细介绍BM迭代算法和pipeline结构的译码所有技术。由于译码器的可扩展性、可维护性,实例中使用了参数化、模块化的设计。并且重点分析了基于FPGA的软件实现方法,并给出了系统中的仿真结果。     

基于FPGA实现RS(255,239)编码器

论文研究了RS码的原理和编码器结构,分析讨论了有限域上的乘、加运算及其实现方法,在此基础上基于FPGA设计了RS(255,239)编码器,并用ALTERA公司的FPGA芯片进行了实现,最后给出了结果分析。文章对基于FPGA的纠错码设计有重要意义。     

基于RiBM算法的RS译码器设计和实现

根据某无线光通信系统的需求,提出了一种基于BM算法的RS(255,239)的硬件译码器,并完成了该译码器的设计和实现;译码器采用流水线算法实现,其中关键方程求解模块采用修正的无逆BM算法.测试结果表明,该译码系统性能优良,在尽可能节约硬件资源的同时满足了高速处理的需要.     

基于IEEE 802.16d的RS译码器设计与实现

Reed-Solomon(RS)码是IEEE 802.16d标准中信道编码的重要组成部分。通过对标准中RS码特点的分析,对传统的RS译码器进行改进,提出了一种适用于该标准的RS译码方法。利用循环码的性质,改进伴随式计算模块,减少延迟时间;利用RS码中已知删除位置的特点,简化删除位置多项式计算电路;通过对RS码实际应用环境的分析,减少利用迭代方法解关键方程时所需的基本单元数目。最终利用Verilog语言实现硬件电路,在FPGA上验证通过并应用于WiMAX802.16d系统。     

基于FPGA的RS译码器的设计与实现

针对Reed-Solomon（RS）码译码过程复杂、译码速度慢和专用译码器价格高等问题,以联合信息分发系统终端J系列报文信息位采用的RS（31,15）码为例,介绍了基于改进的无求逆运算的Berlekamp-Massey（BM）迭代算法的RS译码原理,采用Verilog硬件描述语言对译码器中各个子模块进行了设计,并基于现场可编程门阵列平台,在QuartusII6.0环境下进行了仿真,验证了RS译码器的纠错能力,实现了参数化与模块化的RS译码器设计。     

RS译码的BM迭代算法及其FPGA实现

介绍了运用于RS译码中的BM迭带算法及利用BM迭带进行RS译码的基本原理,同时给出了该算法的FPGA实现,并通过在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

一种高效RS编解码器的FPGA实现

提出了一种实现复杂度低、高效率的RS(204,188)编解码器的FPGA实现电路.整个FPGA设计分为RS编码器、Homer准则的伴随式计算、改进的BM算法、Chien搜索求根和Forney算法求差错幅值等5个模块,同时,总体电路采用了pipeline结构,有效提高了译码速率.选用Xilinx公司的Spartan3E系列XC3S500E芯片,译码时延242个时钟周期,使用FPGA资源186000门,译码性能与理论值一致,已用于特定无线图像传输系统.     

一种基于FPGA的Viterbi译码器优化算法

Viterbi译码是卷积码的最佳译码算法,针对Viterbi译码器实现中资源消耗、译码速度、处理时延和结构等问题,通过对Viterbi译码算法及卷积码编码网格图特点的分析,提出一种在FPGA设计中,采用全并行结构、判决信息比特与路径信息向量同步存储以及路径度量最小量化的译码器优化实现方案。测试和试验结果表明,该方案与传统的译码算法相比,具有更高的速度、更低的时延和更简单的结构。     

高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

基于FPGA APEX20K实现RS编/ 译码应用

FPGA是一种新型的高密度大容量的PLD。RS码是目前应用最广泛的纠错编码之一。本设计并不讨论RS码的算法,RS编/译码部分直接利用Altera公司的ReedSolomonCompiler生成。针对FPGAAPEX20K系列器件,实现RS编/译码应用。并在此基础上,通过比较运用FIFO宏模块前后的编译报告,发现运用FIFO宏模块能够使设计所占用的资源大大减少,说明FPGA内部逻辑优化的重要性。     

RS译码的Euclid算法及其FPGA实现

介绍运用于RS译码中的Euclid算法及利用Euclid算法进行RS译码的基本原理，同时给出该算法的FPGA实现，并在高清晰度数字电视接收机中验证了设计的可行性与可靠性。