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专用指令集处理器(ASIP)结合了ASIC协处理器的高效性与通用处理器的灵活性,在信息安全领域具有广泛的应用前景.本文针对RSA/ECC密码算法,提出了一种专用指令集安全处理器的设计与VLSI实现方案.本文的ASIP基于32位RISC架构,通过采用专用的指令集和特殊的运算单元,以较小的软硬件代价实现了密码算法的高效运算.本设计采用TSMC0.25μm标准CMOS工艺综合,核心电路等效门为28K,最高时钟频率可达到150MHz,完成一次1024位RSA算法仅需200毫秒. 相似文献
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本文以分组密码算法为研究对象,结合微处理器体系结构的特点,研究能够高效灵活实现多种分组密码算法的处理器体系结构。论文通过分析现有分组密码算法结构特点,从实现方式的灵活性和高性能角度出发,提出了一种基于专用指令集的分组密码微处理器的设计思路,并给出了分组密码微处理器的运算单元设计方案及整体系统架构。 相似文献
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专用指令集处理器(ASIP)行为级设计方法研究 总被引:3,自引:0,他引:3
由专用指令集处理器(ASIP)构成的片上系统(SoC)具有高效、灵活等优点。有效的ASIP行为级设计方法对于SoC设计具有重大意义。该文对ASIP行为级设计方法进行研究,提出了一种基于体系结构描述语言(ADL)的ASIP行为级设计方法,并介绍了基于该方法的可视化ASIP行为级设计平台xptools。 相似文献
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软硬件协同设计方法的研究 总被引:10,自引:0,他引:10
论述了嵌入式系统软硬件协同设计的一般方法,结合CORSAIR、COOL和POLIS 3种有代表性的软硬件协同设计系统,对系统描述、软硬件划分、软硬件协同综合等几个主要设计步骤进行了研究与分析,并提出了新的思路和方法。 相似文献
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AES专用指令处理器的研究与实现 总被引:1,自引:0,他引:1
随着加密算法在嵌入式可信计算领域的广泛应用,如何提高其执行效率成为研究的热点问题.高级加密标准 (AES) 凭借其在安全性、费用开销和可执行性等方面的内在优势,成为使用最为广泛的对称密钥加密算法.采用指令集架构 (ISA) 扩展优化的方法对AES算法进行指令扩展优化.基于电子系统级(ESL)方法设计流程,使用基于LISA语言的处理器生成工具构建了一个高效AES专用指令处理器(AES_ASIP)模型,最终实现于FPGA中.经过一系列的仿真和验证,对比ARM处理器指令集架构,实验结果显示AES_ASIP以增加少许硬件资源为代价,提高了算法58.4x%的执行效率并节省了47.4x%的指令代码存储空间. 相似文献
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ECC专用密码芯片的功耗分析研究 总被引:1,自引:0,他引:1
文章在分析一款ECC专用密码芯片内部实现算法的基础上,采用简单功耗分析(SimplePowerAnalysis,SPA)手段对该芯片进行了功耗攻击和抗攻击研究。结果表明,内部结构复杂于智能卡的ASIC密码芯片也很容易受到简单功耗分析的攻击。针对该ECC专用芯片,只需要采集一条功耗曲线即可以恢复出该密码芯片中长度大于192-bit的密钥。最后,针对该芯片的内部算法,给出了抗简单功耗分析的措施和仿真结果。 相似文献
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It is a challenge to implement large word length public-key algorithms on embedded systems. Examples are smartcards, RF-ID tags and mobile terminals. This paper presents a HW/SW co-design solution for RSA and Elliptic Curve Cryptography (ECC) over GF(p) on a 12 MHz 8-bit 8051 micro-controller. The hardware coprocessor has a Modular Arithmetic Logic Unit (MALU) of which the digit size (d) is variable. It can be adapted to the speed and bandwidth of the micro-controller to which it is connected. The HW/SW co-design space exploration is based on the GEZEL system-level design environment. It allows the designer to find the best performance-area combination for the digit size. As a case study of an FPGA prototyping, 160-bit ECC over GF(p) (ECC-160p) was implemented on Xilinx Virtex-II PRO (XC2VP30). The results show that one point multiplication takes only 130 ms including all communications between the 8051 and the coprocessor. The performance is 40 times faster than the most optimized SW implementation on a small CPU in literature. This is achieved by the HW/SW co-design exploration in order to find the optimized digit size of the MALU. On the other hand, the design of ECC-160p maintains a high level of flexibility by using coprocessor instructions. Our proposed architecture proves that HW/SW co-design provides a high performance close to ASIC solutions with a flexible feature of SW even on a small CPU. 相似文献
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为在超标量(superscalar)和超长指令字(VLIW)双模式混合架构的数字信号处理器上高效运行LTE通信系统,分析LTE的物理层模型,找到系统中的性能瓶颈,针对性能瓶颈提出软硬件协同设计的方法,对LTE关键算法进行优化.选择OFDM发射机和信道估计模块进行重点研究,从算法层面进行分析和优化,从处理器层面进行优化,其中包括指令集的改进和处理器结构的调整.实验结果表明,该方法有效可行,该处理器有良好的性能,LTE系统能在其上高效运行. 相似文献
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硬件的强大处理能力及软件的灵活性和可编程性,使得视频解码芯片的结构从硬件转向软硬件分区结构.作为新兴的标准,AVS视频标准对解码器的软硬件分区结构提出新的挑战.从AVS视频标准算法和实现复杂度入手,提出一种AVS高清视频解码器软硬件分区结构,实现满足基准档次6.0级别的AVS高清视频码流的实时解码,支持灵活的音视频同步、错误恢复、缓冲区管理和系统控制机制.已经在AVS101芯片上实现,硬件采用7阶宏块级同步流水,软件任务在RISC处理器上实现,可以在148.5MHz工作频率下对NTSC,PAL,720p(60f/s),直至1080i(60field/s)节目的实时解码显示. 相似文献
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周密 《数字社区&智能家居》2009,(3)
视频解码芯片的结构因硬件强大的处理能力和软件灵活的可编程功能从硬件转向软硬件分区结构。该文针对AVS标准的算法和解码实现复杂程度,根据软硬件协同设计思想提出了一种结构划分合理的AVS高清视频解码器软硬件分区结构。根据AVS算法的特点该结构将宏块层以上部分的元素解析划归到软件解码中,将宏块层解码划为硬件处理。经验证,该结构设计可实现AVS高清码流解码,并在C语言编写的硬件平台仿真程序中得以实现。 相似文献
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异构片上系统(System-on-Chip,SoC)在同一芯片上集成了多种类型的处理器,在处理能力、尺寸、重量、功耗等各方面有较大优势,因此在很多领域得到了应用。具有动态部分可重构特性的SoC(Dynamic Partial Reconfigurability SoC,DPR-SoC)是异构SoC的一种重要类型,这种系统兼具了软件的灵活性和硬件的高效性。此类系统的设计通常涉及到软硬件协同问题,其中如何进行应用的软硬件划分是保证系统实时性的关键技术。DPR-SoC中的软硬件划分问题可归类为组合优化问题,问题目标是获得调度长度最短的调度方案,包括任务映射、排序和定时。混合整数线性规划(Mixed Integer Linear Programming,MILP)是求解组合优化问题的一种有效方法;然而,将具体问题建模为MILP模型是求解问题的关键一环,不同建模方式对问题求解时间有重要影响。已有针对DPR-SoC软硬件划分问题的MILP模型存在大量变量和约束方程,对问题求解时间产生了不利影响;此外,其假设条件过多,使得求解结果与实际应用不符。针对这些问题,提出了一种新颖的MILP模型,其极大地降低了模型复杂度,提高了求解结果与实际应用的符合度。将应用建模成DAG图,并使用整数线性规划求解工具对问题进行求解。大量求解结果表明,新的模型能够有效地降低模型复杂度,缩短求解时间;并且随着问题规模的增大,所提模型在求解时间上的优势表现得更加显著。 相似文献
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《Journal of Systems Architecture》2014,60(10):816-827
With the ever growing complexity of System-on-Chip design, a considerable effort has been made to introduce higher levels of abstraction and to integrate high-level synthesis solutions to the design flow. In such design flows, a uniform communication interface is needed to enable high-level implementations of SoC components regardless of whether they are compiled as software running on a processor or synthesized to dedicated hardware IPs. This paper addresses this issue and proposes a component communication framework that defines an object-oriented remote call mechanism which allows transparent communication across hardware/software boundaries. The proposed framework relies on C++ static metaprogramming techniques to efficiently abstract communication between components implemented using high-level C++. We also define a portability layer that enables the migration of designs throughout different hardware platforms, operating systems, and tools. We assessed the performance and area footprint of our communication infrastructure through the implementation of a voice processing pipeline on top of a Network-on-Chip based architecture. Our results, when compared to previous related works with the same set of capabilities, show that our mechanisms yield small overhead in terms of software memory (up to 64% smaller), FPGA resources (up to 40% smaller), and hardware/software communication latency (up to 51% smaller). 相似文献
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In this paper,a TPP(Task-based Parallelization and Pipelining)scheme is proposed to implement AVS(Audio Video coding Standard)video decoding algorithm on REMUS(REconfigurable MUltimedia System),which is a coarse-grained reconfigurable multimedia system.An AVS decoder has been implemented with the consideration of HW/SW optimized partitioning.Several parallel techniques,such as MB(Macro-Block)-based parallel and block-based parallel techniques,and several pipeline techniques,such as MB level pipeline and block level pipeline techniques are adopted by hardware implementation,for performance improvement of the AVS decoder.Also,most computation-intensive tasks in AVS video standards,such as MC(Motion Compensation),IP(Intra Prediction),IDCT(Inverse Discrete Cosine Transform),REC(REConstruct)and DF(Deblocking Filter),are performed in the two RPUs(Reconfigurable Processing Units),which are the major computing engines of REMUS.Owing to the proposed scheme,the decoder introduced here can support AVS JP(Jizhun Profile)1920×1088@39fps streams when exploiting a 200 MHz working frequency. 相似文献
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随着SoC(System on Chip)系统设计复杂度的不断提高,设计前期在系统级别进行软硬件规划对SoC 性能的影响日趋增加,在复杂视频解码SoC 设计中迫切需要高效的性能分析和验证平台从架构层次上优化性能.将基于电子系统级设计(Electronic System Level , ESL)仿真方法在MPEG-4 视频解码SoC 软硬件协同设计中的应用,利用ARM SoC-Designer ESL 平台分析软件算法的瓶颈,实现软硬划分.通过SystemC 对硬件单元周期精确建模,最终实现了MEPG-4 解码软硬件协同仿真验证.实践证明利用ESL 进行系统设计不仅可以有效提高仿真速度而且设计的视频解码硬件能有效改善系统的性能. 相似文献