低相噪低杂散C波段频率合成器的设计

直接数字频率合成（DDS）＋锁相环（PLL）是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍,然后着重利用DDS内环分频式合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终用试验结果证明了该方案的可行性。     

低相噪频率合成器技术

论述了频率合成器的一般实现方式，直接频率合成、间接频率合成和直接数字频率合成。分析这3种方式的基本实现途径和主要优缺点，以反目前的发展水平。详细描述改善相位噪声的3种技术途径：扩大环路带宽、倍频和上变频、相位噪声抵消，分析其实现的基本原理。指出低相噪频率合成器的方案，应全面考虑输出频率、工作带宽、步进带宽和相噪要求，综合运用各种方案。对低相噪频率合成器的工程实现有一定指导意义。     

多通道低相噪同步频率源设计

针对数字射频存储器(Digital Radio Frequency Memory,DRFM)系统在进行对外部输入信号采集时,对高稳频率源需求问题,提出了一种基于两级锁相环的多通道低相噪同步频率源设计方法,实现了6路在2.26～2 600 MHz范围内任意频率信号输出。通过线性叠加的方法,理论分析了锁相环中相位噪声的模型,并根据相位噪声的来源进行优化设计。最后对频率源电路杂散和相位噪声进行测试,测试结果表明该频率源电路输出1.25 GHz频率时的杂散抑制优于-60 dBc,相位噪声抑制优于-104.91 dBc/Hz@500kHz。     

低相噪小步进频率合成器设计

根据现代通信系统的需要介绍了4．5-5．2GHz的频率合成器的设计。该频率合成器工作频带宽,步进小,尤其是具有较低的相位噪声。提出了实现小步进和低相噪的频率合成器的几种方法,最后采用小数分频和环内混频的方案。经过合理设计环路滤波器,选择合适的环路带宽,制作出高性能的频率合成器,并且对频率合成器的性能进行了分析。     

DDS杂散抑制技术及应用

分析了直接数字频率合成技术（DDS）电路中2类主要的杂散来源——量化误差和相位截断。首先从DDS内部原理入手,介绍并仿真了相位抖动法对DDS输出杂散的抑制效果;然后从DDS外部电路入手,结合锁相环技术（PLL）,介绍了DDS＋PLL优化法。经过工程实践,获得了低杂散、小步进的理想输出信号。     

一种高频低相噪频率合成器的设计

在无人机着陆系统中需要一种高频稳度的频率合成器,本文基于集成锁相环PE3240芯片设计了一种具有高频低相位噪声性能的频率合成器,并对影响相位噪声的因素进行了分析,电路测试结果表明设计达到了预期要求.     

DDS PLL短波频率合成器设计

本文讨论了DDS PLL结构频率合成器硬件电路设计中需要考虑的几方面问题并给出了设计原则,依此原则我们设计了一套短波波段频率合成器,实验结果证实了其可行性。     

DDS+PLL短波频率合成器设计

本文讨论了DDS+PLL结构频率合成器硬件电路设计中需要考虑的几方面问题并给出了设计原则,依此原则我们设计了一套短波波段频率合成器,实验结果证实了其可行性.     

基于Si4133频率合成器的设计与实现

介绍了Si4133双波段射频合成芯片的工作原理,设计并实现了基于Si4133的射频链路收发信机系统中的频率合成器.该频率合成器集成度高,抗干扰性强,频率稳定性好,可采用单片机编程控制频率的变化.其相位噪声在340MHz处达到-102.61dBe/Hz@1kHz、680MHz处达到-94.75dB/Hz@1kHz,杂散抑制度达到77dBc.通过实际应用证明了该频率合成器能够良好地满足OFDM多载波高速图像传输系统的要求.     

一种低杂散低相噪频率源的设计与实现

为了降低频率综合器的相噪和复杂度,提出了一种新的低相噪频率综合器的设计方法。它利用谐波发生器产生低相噪的高频信号,同时采用集成压控振荡器的频率合成器芯片LMX2820来直接产生输出信号和反馈信号,反馈信号和低相噪高频混频后产生低频的反馈信号,通过这种内置混频来降低分频值的方式来实现低相噪。采用该方法实现的13.75 GHz～16.25 GHz(不包含15 GHz)频率合成器,其相噪指标优于-102 dBc/Hz@1kHz。     

适用于频率综合器的宽带低相噪VCO设计

针对频率综合器在宽调谐范围下相位噪声变差的问题,设计了一款适用于频率综合器的宽调谐范围低相位噪声的压控振荡器;采用180nm BiCMOS工艺,运用可变电容阵列和开关电容阵列实现宽调谐范围;通过加入降噪模块,滤除压控振荡器产生的二次谐波和三次谐波,增大输出振幅,降低相位噪声;并在压控振荡器输出端加入输出缓冲器,降低频率综合器其他器件对压控振荡器的影响;通过Cadence软件对压控振荡器进行仿真,仿真结果表明：调谐电压为0.3~3V,压控振荡器的输出频率范围为2.3~3.5GHz;当压控振荡器的中心频率为3.31GHz时,在偏离中心频率10kHz、100kHz和1MHz处的相位噪声分别为-93.21dBc/Hz,-117.03dBc/Hz,-137.41dBc/Hz,功耗7.66mW;在较宽的频率范围内,取得良好的相位噪声抑制,提高压控振荡器的噪声性能,满足宽带低相噪频率综合器的应用需求。     

基于ADF4360-8的集成化低相噪频率合成器设计

结合锁相环技术的基本原理,介绍了一种采用锁相环技术产生高稳定度信号的低相噪频率合成器的设计思路。采用集成锁相环芯片ADF4360-8来设计锁相环电路,并给出了系统的具体电路参数、实际应用的设计要点和设计注意事项。最后经过仿真,得出系统环路带宽内相噪为-105dBc,符合系统设计要求。     

基于相位噪声分析的微波跳频频率合成器设计

本文给出了一种工作于微波频段的跳频频率合成器的相位噪声分析方法,对组成锁相环(PLL)的带电荷泵鉴频鉴相器(CP-PFD)、参考晶体震荡器、压控震荡器(VCO)等部分分别建立相位噪声模型,并在Matlab中进行仿真,得出了满意结果。根据设计方案制成的硬件电路,达到了系统要求,验证了方案的可行性和分析方法的实用性。     

低噪声PLL应用的最佳环路带宽仿真设计

本论文在环形压控振荡器基础上,通过分析一个电荷泵PLL的离散时间模型,给出了在低噪声锁相环（PLL）应用方面的寻找最佳带宽的方法。仿真使用了VerilogA语言PLL模型,结果与理论预期相比,显示了很好的一致性。     

基于虚拟仪器的直接频率合成器相位噪声测量

相位噪声是DDS（直接频率合成器）的一个重要测量指标。介绍了基于虚拟仪器技术,把各个测量仪器有机地组建成DDS相位噪声的自动测量平台。通过高速数字DIO卡对DDS内部各个控制寄存器进行配置,调节DDS输出波形的频率,利用信号分析仪的相位噪声测量软件对DDS输出波形的相位噪声进行测量,最后基于Labview语言和NI公司的Digital Waveform Editor数字波形编辑软件开发了DDS相位噪声的自动测量软件。该方案也可用于DDS其它特性参数的测试。     

一种改进式数字频率合成器的设计与仿真

为了获得良好的频率合成与跟踪效果,依据锁相环的基本工作原理,采用锁相嵌套结构设计了1种改进式数字频率合成器。理论分析和仿真结果表明,这种设计方法能有效地实现频率合成,并且具有较强的抗噪性能和较低的环路功耗。     

基于模块化设计的直插式高低频混装连接器相位噪声研究

为适应现代电子设备的模块化发展,提出了在模块化设计的方案中,采用直插式高低频混装连接器降低相位噪声指标的技术方案,并通过试验验证其满足指标要求,进而将直插式混装连接器应用在现代电子设备中,以实现电子设备的结构标准化、模块化。这种直插式高低频混装连接器在国外广泛应用于各种军事领域,在国内的现代电子设备已经开始应用。     

宽带低噪遥感卫星模拟信号频综源技术研究

介绍了直接频率合成(DDS)的结构和原理;将DDS与杂散抑制技术应用于遥感卫星模拟信号源.在分析DDS谐波杂散信号影响的基础上,通过外部滤波网络和"余弦修正"等技术有效抑制了谐波杂散和噪声;实现了一种基于DDS+FPGA内置式可编程宽带低噪的频综源;实验表明该频综源具有频带宽(1 MHz～400 MHz)、频率分辨率高、切换速度快、相位噪声低等优点,满足通用型遥感卫星数据模拟源系统设计的需求.