一个LVTSCR并联PMOS的高维持电压ESD防护器件

为了在5 V片上输入输出端进行静电放电(ESD)防护,提出了一种新型的LVTSCR结构。使用Silvaco 2D TCAD软件对此器件进行包含电学及热学特性的仿真。此新型器件交换了LVTSCR中N-Well的N+、P+掺杂区并引入了一个类PMOS结构用来在LVTSCR工作前释放ESD电流。器件仿真结果显示,与LVTSCR相比,该器件获得了更高的维持电压(10.51 V),以及更高的开启速度(1.05×10-10 s),同时触发电压仅仅从12.45 V增加到15.35 V。并且,如果加入的PMOS结构选择与NMOS相同的沟道长度,器件不会引起热失效问题。     

一种新型的高维持电压可控硅

可控硅(SCR)作为静电放电(ESD)保护器件,因具有高的鲁棒性而被广泛应用,但其维持电压很低,容易导致闩锁问题。针对高压集成电路的ESD保护,提出了一种新颖的具有高维持电压的SCR结构(HHVSCR)。通过添加一个重掺杂的N型掺杂层(NIL),减小了SCR器件自身固有的正反馈效应,从而提高了SCR的维持电压。Sentaurus TCAD仿真结果表明,与传统的SCR相比,改进的HHVSCR无需增加额外的面积就可将维持电压从1.88 V提高到11.9 V,可应用于高压集成电路的ESD防护。     

内嵌PMOS的高维持电压LVTSCR设计

LVTSCR器件结构相对于普通SCR具有低电压触发特性而被广泛用于集成电路的片上静电放电(ESD)防护中。但是在ESD事件来临时,其维持电压过低易发生闩锁(latch-up)效应致使器件无法正常关断。为改进LVTSCR这一缺陷,提出了一种内嵌PMOS的高维持电压LVTSCR结构,即Embedded PMOS LVTSCR(EP-LVTSCR)。该结构基于内嵌PMOS组成的分流通路抽取阱内载流子,抑制寄生晶体管PNP与NPN正反馈效应,来提高器件抗闩锁能力;通过Sentaurus TCAD仿真软件模拟0.18μm CMOS工艺,验证器件的电流电压(I-V)特性。实验结果表明,与传统LVTSCR相比较,EP-LVTSCR的维持电压从2.01 V提升至4.50 V,触发电压从8.54 V降低到7.87 V。该器件具有良好的电压钳位特性,适用于3.3 V电源电路芯片上静电防护应用。     

一种高维持电压的新型闩锁免疫双向可控硅

传统DDSCR器件过低的维持电压容易造成闩锁效应。提出了一种新型DDSCR,在传统器件阳极与阴极之间加入了浮空高掺杂的N+与P+有源区,通过P+有源区复合阱内的电子,N+有源区将电流通过器件深处电阻较低SCR路径泄放的方式来解决传统器件维持电压过低的问题,提高器件抗闩锁能力。基于TCAD的仿真结果表明,与传统DDSCR相比,新型器件的维持电压从2.9 V提高到10.5 V,通过拉长关键尺寸D₇,可将器件维持电压进一步提高到13.7 V。该器件适用于I/O端口存在正负两种电压的芯片防护。     

应用于5 V电压电路的新型闩锁免疫LVTSCR

传统低压触发可控硅(LVTSCR)维持电压过低,应用于片上ESD防护时存在闩锁风险。文章提出了一种嵌入分流路径的LVTSCR。基于0.18 μm CMOS工艺,使用Sentaurus-TCAD软件模拟人体模型,对器件准静态特性进行了分析。结果表明,新型器件在保持触发电压、ESD防护性良好的情况下,有效提高了维持电压。对关键尺寸D6进行优化,该器件的维持电压提高到5.5 V以上,器件可安全应用于5 V电压电路,避免了闩锁效应。     

用于片上ESD防护的新型高维持电压可控硅

为解决闩锁效应,设计了一种新颖的异质结双极晶体管触发可控硅(NHTSCR)。利用异质结晶体管串联反向异质结晶体管来分流SCR的方法,抑制电导调制效应,提高了维持电压。分析了提高NHTSCR维持电压的可行性,详述工作原理,并给出实现步骤。基于Sentaurus TCAD的仿真结果表明,该NHTSCR的维持电压从传统器件的1.34 V提高到3.72 V,在3.3 V工作电压、0.35 μm SiGe BiCMOS工艺下,有效避免了闩锁效应。     

用于3.3 V电源的高维持电压ESD防护器件

为了解决传统LVTSCR易发生闩锁效应的问题,提出了一种增强型嵌入P浅阱可控硅(EEP_LVTSCR)结构。通过在传统LVTSCR中NMOS管漏极与阳极之间植入PSD/NSD有源区,引入了额外的复合作用,降低了发射极注入效率;通过NMOS管下方P浅阱增强基区的复合作用,同时降低了PNP、NPN管的电流增益,提高了维持电压。基于0.18 μm BCD工艺,采用TCAD软件模拟了新型EEP_LVTSCR和传统LVTSCR的电流电压(I-V)特性。仿真结果表明,新型EEP_LVTSCR的维持电压从传统的1.73 V提升到5.72 V。该EEP_LVTSCR适用于3.3 V电源的ESD防护。     

一种静电保护用低触发电压PMTSCR器件

提出了一种用于静电放电(ESD)保护的PMOS器件触发SCR器件(PMTSCR)。PMTSCR器件的开启由寄生PMOS的沟道长度、SCR器件寄生阱电阻RPW和RNW决定。器件具有触发电压低的优点。实验结果表明,通过调整PMTSCR器件的结构参数,相比于传统低电压触发SCR器件(LVTSCR),PMTSCR器件的触发电压由6.3 V下降到4.4 V,触发电压减少30%,同时器件的ESD漏电流保持不变。     

高压SOI工艺SCR ESD保护器件研究

针对ESD保护器件SCR的维持电压和触发电压难以调整的问题,设计了一种SCR版图形式,这种新型的SCR版图形式可以将维持电压和触发电压进行最优化的调整,同时不改变原有的高压工艺的特点。从而解决了在高压ESD保护领域,使用SCR做ESD保护器件容易引入闩锁效应的问题,是目前高压ESD保护领域较好的解决方案。     

一种用于混合电压芯片的新型ESD防护触发电路

为了降低芯片成本,通过使用低压器件串联的方式构造静电防护触发电路,使芯片在没有使用高压I/O器件的情况下实现了高压电源域的ESD防护。由于该触发电路未使用电容器件,因此有效地降低了ESD触发电路所占用的芯片面积,并且该电路为静态电压触发,其开启时间可远长于一般电容电阻耦合的触发电路。通过在HSPICE中使用类ESD(ESD-like)的方波脉冲,可以看出该电路在发生ESD时能有效地触发ESD器件,而在芯片正常工作时不易因外界干扰而产生误触发。     

用于3.3 V电源静电防护的闩锁免疫LVTSCR

传统LVTSCR的维持电压过低,器件容易受到闩锁效应的影响而无法正常关断。为了提高传统LVTSCR的维持电压,基于0.18 μm BCD工艺,提出一种内嵌P型浅阱的新型LVTSCR (EP-LVTSCR)。采用Sentaurus TCAD,对提出的器件进行建模和测试。结果表明,该EP-LVTSCR的维持电压从传统LVTSCR的1.52 V提升到3.85 V,具有免疫闩锁效应的能力,可应用于3.3 V电源的ESD防护。     

一种新的用于RFIC ESD保护的双槽LVTSCR

低压触发硅控整流器件（Low-Voltage Triggering Silicon-controlled Rectifier,LVTSCR）由于具有高的放电效率和低的寄生参数,在ESD防护方面存着诸多优势,尤其对于深亚微米集成电路和高频应用领域。本文对影响LVTSCR回退（snapback）特性曲线的几个重要因素和它的配置方式作了详细的分析和评价,这些参数包括阳极串联电阻、栅电压以及器件的结构和尺寸。并且提出了一种双槽LVTSCR结构,该结构可以获得较高且容易调节的维持电压,从而使其snapback特性很好地符合ESD设计窗口规则。论文的最后讨论了RFIC中采用LVTSCR的ESD保护策略。     

A novel double-trench LVTSCR used in the ESD protection of a RFIC

A low-voltage triggering silicon-controlled rectifier(LVTSCR),for its high efficiency and low parasitic parameters,has many advantages in ESD protection,especially in ultra-deep sub-micron(UDSM) IC and high frequency applications.In this paper,the impact factors of the snapback characteristics of a LVTSCR and the configuring modes are analyzed and evaluated in detail.These parameters include anode series resistance,gate voltage,structure and size of devices.In addition,a double-trench LVTSCR is presented that can increase the hold-on voltage effectively and offers easy adjustment.Also,its snapback characteristics can obey the ESD design window rule very well.The strategy of ESD protection in a RFIC using a LVTSCR is discussed at the end of the paper.     

H型栅SOIMOS作为静电保护器件的维持电压的研究(英文)

对绝缘体上硅工艺来说,静电保护可靠性是一个关键且具有挑战性的问题。着重于研究H型栅SOIMOS的维持电压,通过实验发现此器件的维持电压与栅宽紧密联系。结合TCAD仿真解释了器件的工作机理,通过建立集约模型并由HSPICE仿真,揭示了体电阻与维持电压之间的关系。     

应用于ESD防护电路的抗噪声LVTSCR组件研究

应用于ESD防护的低压触发SCR组件,当受到电路噪声干扰时,极易造成SCR组件的误导通,进而影响到电路的正常功能,严重时可以产生持续的闩锁效应,造成SCR组件烧毁。通过改进SCR的结构,提高该SCR组件的触发电流,或者提高该SCR组件的保持电压,使其抗噪声干扰能力大大增强。另外,文中对触发电流与温度的关系、保持电压与N+区宽度的关系也做了分析。     

一种用于低压防护的新型闩锁免疫双向可控硅

针对传统片上静电放电(ESD)防护器件双向可控硅(DDSCR)的低维持电压特性,设计了一种内嵌多MOS管的新型DDSCR。通过多MOS管组成的旁路通路进行分流,能够增强反偏结电场,从而提高器件抗闩锁能力。基于TCAD进行仿真,模拟TLP测试结果表明,与NLVT_DDSCR相比,新型器件的触发电压基本保持不变,维持电压从3.50 V提高到5.06 V,通过拉长关键尺寸D5,可将器件维持电压进一步提高到6.02 V,适用于电源轨为5 V的低压芯片防护。     

埋层低掺杂漏SOI高压器件的击穿电压

提出一种具有埋层低掺杂漏(BLD)SOI高压器件新结构。其机理是埋层附加电场调制耐压层电场,使漂移区电荷共享效应增强,降低沟道边缘电场,在漂移区中部产生新的电场峰。埋层电中性作用增加漂移区优化掺杂浓度,导通电阻降低;低掺杂漏区在漏极附近形成缓冲层,改善漏极击穿特性。借助二维半导体仿真器MEDICI,研究漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在器件参数优化理论的指导下,成功研制了700V的SOI高压器件。结果表明:BLD SOI结构击穿电压由均匀漂移区器件的204V提高到275V,比导通电阻下降25%。     

用于电源线间ESD保护的新型高维持电压的SCR-LDMOS器件

The low snapback holding voltage of the SCR-LDMOS device makes it susceptible to latch-up failure,when used in power-rail ESD(electro-static discharge) clamp circuits.In order to eliminate latch-up risk,this work presents a novel SCR-LDMOS structure with an N-type implantation layer to achieve a 17 V holding voltage and a 5.2 A second breakdown current.The device has been validated using TLP measurement analysis and is applied to a power-rail ESD clamp in half-bridge driver ICs.     

具有浮空埋层的高压器件新结构和击穿电压模型

提出具有浮空埋层的变掺杂高压器件新结构(BVLD:Variation in lateral doping with floating buriedlayer),建立其击穿电压模型.线性变掺杂漂移区的电场耦合作用使表面电场达到近似理想的均匀分布,n+浮空等电位层与衬底形成新平行平面结,使得纵向电压由常规结构的一个pn结承...